具有双向硅控整流器（SCR）的静电放电保护电路的制作方法

本公开大体上涉及集成电路，且更具体地说，涉及具有双向scr的静电放电(electrostaticdischarge，esd)保护电路。

背景技术：

静电放电(esd)是关于半导体装置的利用、制造和/或设计的问题。当从连接到半导体装置的其它电路或从接触半导体装置的人和/或机械设备和工具接收到esd事件时，制造在半导体装置上的集成电路可能受到损坏。在esd事件期间，集成电路可接收在相对较短时段期间产生相对大的电流的电荷。由于电流较大(在几十纳秒期间达到数安培)，ic内的电压增大。如果所得电压、电流、功率或能量超过所述电路的最大容量，那么可能对集成电路造成不可修复的损坏。

当今，大部分集成电路包括esd保护电路系统，其能够将esd事件的电荷传导到(例如)接地，而不会对集成电路造成不可修复的损坏。这种esd保护电路通常被布置在半导体装置的i/o垫附近，并且被配置成在电流可能到达集成电路的脆弱部分之前，直接将esd事件的电荷传导到接地。

当今使用的esd电路中的一种包括与pnp晶体管耦接的双向硅控整流器(siliconcontrolledrectifier；scr)。应注意当pnp晶体管的基极被耦接到npn晶体管的集电极时，scr(或闸流晶体管)被形成。在输入/输出(i/o)垫上的正电压的esd事件的情况下，这种esd保护电路可能传导较大电流，由此保护ic。举例而言，图1将所述通常行为示出为这种esd保护装置的传输线脉冲(transmissionlinepulse，tlp)曲线。如图1所示，如果esd事件的电压在点12处升高到触发电压vt1，那么触发esd保护电路的操作，其中scr被激活，导致跨越esd保护电路的电压的减小。这种电压减小被称作“突返电压”。因此，在达到触发电压vt1之后，所述电压向点14处的保持电压vh下降。所述触发电压vt与所述保持电压vh之间的差值为突返电压vsb。随后，esd保护装置能够传导较大电流来保护ic，直到esd保护装置在点16处受损。

通常，存在使保持电压为特定量，使得其能够提供闭锁抗扰性的需求。因为保持电压帮助预防闭锁的风险，所以保持电压越高，越可以实现更好的质量和稳定性。目前的esd保护电路无法提供足够高的保持电压，因此存在对改善的esd保护电路的需要。

技术实现要素：

根据本发明的第一方面，提供一种静电放电esd保护装置，包括：

第一双向硅控整流器scr，其包括：

基板；

所述基板中的第一掺杂阱，所述第一掺杂阱具有第一导电类型；

所述基板中的内埋式掺杂层，所述内埋式掺杂层具有与所述第一导电类型相反的第二导电类型；

所述第一掺杂阱中的属于所述第二导电类型的第一和第二高度掺杂区；

所述第一掺杂阱中的属于所述第一导电类型的第三高度掺杂区，其中所述第一、第二和第三高度掺杂区被连接到第一节点；

所述第一掺杂阱中的第一晶体管，所述第一晶体管包括耦合到所述第一高度掺杂区的发射极、耦合到所述内埋式掺杂层中的第一导电线的集电极，和耦合到所述第三高度掺杂区的基极；

所述第一掺杂阱中的第二晶体管，所述第二晶体管包括耦合到所述第二高度掺杂区的发射极、耦合到所述内埋式掺杂层中的所述第一导电线的集电极，和耦合到所述第三高度掺杂区的基极。

在一个或多个实施例中，所述第一scr进一步包括：

具有所述第二导电类型的第一掺杂基板区；

所述基板中的第二掺杂阱，所述第二掺杂阱具有所述第一导电类型；

所述第二掺杂阱中的属于所述第一导电类型的第四高度掺杂区；

所述第一掺杂基板区中的第三晶体管，所述第三晶体管包括连接到所述第三高度掺杂区的第一发射极、耦合到所述第一导电线的基极和连接到所述第四高度掺杂区的第二发射极。

在一个或多个实施例中，所述第一scr进一步包括：

所述基板中的第三掺杂阱，所述第三掺杂阱具有所述第一导电类型；

所述第三掺杂阱中的属于所述第二导电类型的第五高度掺杂区；

所述第三掺杂阱中的属于所述第一导电类型的第六高度掺杂区，其中所述第五和第六高度掺杂区被连接到第二节点；

所述第三掺杂阱中的第四晶体管，所述第四晶体管包括耦合到所述第五高度掺杂区的发射极、耦合到所述内埋式掺杂层中的所述第一导电线的集电极，和耦合到所述第六高度掺杂区的基极。

在一个或多个实施例中，所述第一scr进一步包括：

具有所述第二导电类型的第二掺杂基板区；

所述第二掺杂基板区中的第五晶体管，所述第五晶体管包括连接到所述第三高度掺杂区的第一发射极、耦合到所述第一导电线的基极和连接到所述第六高度掺杂区和所述第四晶体管的所述基极的第二发射极。

在一个或多个实施例中，所述esd保护装置进一步包括：

第二scr，其包括：

所述基板中的第四掺杂阱，所述第四掺杂阱具有所述第一导电类型；

所述第四掺杂阱中的属于所述第二导电类型的第七高度掺杂区；

所述第四掺杂阱中的属于所述第一导电类型的第八高度掺杂区，其中所述第七和第八高度掺杂区被连接到第三节点；

所述第四掺杂阱中的第六晶体管，所述第六晶体管包括耦合到所述第七高度掺杂区的发射极、耦合到所述内埋式掺杂层中的第二导电线的集电极，和耦合到所述第八高度掺杂区的基极。

在一个或多个实施例中，所述第二scr进一步包括：

所述基板中的第五掺杂阱，所述第五掺杂阱具有所述第一导电类型；

所述第五掺杂阱中的属于所述第二导电类型的第九高度掺杂区；

所述第五掺杂阱中的属于所述第一导电类型的第十高度掺杂区，其中所述第九和第十高度掺杂区被连接到所述第二节点；

所述第五掺杂阱中的第七晶体管，所述第七晶体管包括耦合到所述第十高度掺杂区的发射极、耦合到所述内埋式掺杂层中的所述第二导电线的集电极，和耦合到所述第十高度掺杂区的基极。

在一个或多个实施例中，所述第二scr进一步包括：

具有所述第二导电类型的第三掺杂基板区；

所述第三掺杂基板区中的第八晶体管，所述第八晶体管包括耦合到所述第八高度掺杂区的第一发射极、耦合到所述第九高度掺杂区的第二发射极，和耦合到所述第二导电线的基极。

在一个或多个实施例中，所述esd保护装置进一步包括：

包括所述第八高度掺杂区的所述第四掺杂阱的一部分是高压掺杂阱；及

包括所述第六高度掺杂区的所述第三掺杂阱的一部分是高压掺杂阱。

根据本发明的第二方面，提供一种静电放电esd保护装置，包括：

半导体基板中的第一双向硅控整流器，其包括：

属于第一导电类型的第一掺杂阱；

所述第一掺杂阱中的第一晶体管，其具有连接到属于第二导电类型的第一电极的发射极、耦合到属于所述第二导电类型的掺杂内埋式区的集电极，和连接到属于所述第一导电类型的第二电极的基极；

所述第一掺杂阱中的第二晶体管，其具有连接到属于所述第二导电类型的第三电极的发射极、耦合到所述掺杂内埋式区的集电极，和连接到所述第二电极的基极，其中所述第一、第二和第三电极在所述第一掺杂阱中；

靠近所述第一掺杂阱的属于所述第二导电类型的第一掺杂基板区；

属于所述第一导电类型的第二掺杂阱；以及

所述第一掺杂基板区中的第三晶体管，其具有连接到所述第二电极的第一发射极、耦合到所述掺杂内埋式区的基极，和连接到属于所述第一导电类型的第四电极的第二发射极，其中所述第四电极在所述第二掺杂阱中，且所述掺杂内埋式区在所述第一掺杂基板区和所述第一和第二掺杂阱下方。

在一个或多个实施例中，所述esd保护装置进一步包括：

所述第二掺杂阱中的第四晶体管，所述第二晶体管包括连接到属于所述第二导电类型的第五电极的发射极、连接到所述掺杂内埋式区的集电极，和连接到所述第四电极的基极，其中所述第五电极在所述第二掺杂阱中。

在一个或多个实施例中，所述esd保护装置进一步包括：

第一节点，其中所述第一、第二和第三电极被连接到所述第一节点；和/或

第二节点，其中所述第四和第五电极被连接到所述第二节点。

在一个或多个实施例中，所述esd保护装置进一步包括：

所述半导体基板中的第二双向硅控整流器，其包括：

属于所述第一导电类型的第三掺杂阱；

第三节点；

所述第三掺杂阱中的第五晶体管，其具有连接到属于所述第二导电类型的第六电极的发射极、连接到所述掺杂内埋式区的集电极，和连接到属于所述第一导电类型的第七电极的基极，其中所述第六和第七电极在所述第三掺杂阱中且连接到所述第三节点。

在一个或多个实施例中，所述第二双向硅控整流器进一步包括：

靠近所述第三掺杂阱的属于所述第二导电类型的第二掺杂基板区；

属于所述第一导电类型的第四掺杂阱；

所述第二掺杂基板区中的第六晶体管，其具有连接到所述第七电极的第一发射极、耦合到所述掺杂内埋式区的基极，和连接到属于所述第二导电类型的第八电极的第二发射极，其中所述第八电极在所述第四掺杂阱中，且所述掺杂内埋式区在所述第二掺杂基板区和所述第三和第四掺杂阱下方。

在一个或多个实施例中，所述第二双向硅控整流器进一步包括：

所述第四掺杂阱中的第七晶体管，其具有连接到属于所述第一导电类型的第九电极的发射极、连接到所述掺杂内埋式区的集电极，和连接到所述第八电极的基极，其中所述第八和第九电极被连接到所述第二节点。

在一个或多个实施例中，所述esd保护装置进一步包括：

属于所述第一导电类型的第五掺杂阱；

在所述第一掺杂阱与所述第五掺杂阱之间的属于所述第二导电类型的第三掺杂基板区；

所述第三掺杂基板区中的第八晶体管，其具有连接到所述第二电极的第一发射极、耦合到所述掺杂内埋式区的基极，和连接到属于所述第二导电类型的第八电极的第二发射极，其中所述第八电极在所述第五掺杂阱中，且所述掺杂内埋式区在所述第二掺杂基板区和所述第三和第四掺杂阱下方。

本发明的这些和其它方面将根据下文中所描述的实施例显而易见，且参考这些实施例予以阐明。

附图说明

本发明借助于例子示出并且不受附图的限制，在附图中的类似标记指示类似元件。为简单和清晰起见，示出图中的元件，并且这些元件未必按比例绘制。

图1示出现有技术esd保护电路的通常tlp曲线。

图2以横截面形式示出根据本发明的一个实施例的esd保护电路。

图3以示意图形式示出图2的esd保护电路。

图4以横截面形式示出根据本发明的另一实施例的esd保护电路。

图5以示意图形式示出图4的esd保护电路。

具体实施方式

当与pnp晶体管组合时，esd保护电路包括在正极端处具有双重发射极区的双向scr。所述scr中的双重发射极区导致保持电压增加，其可允许改善的闭锁抗扰性。

图2以横截面形式示出根据本发明的一个实施例的esd保护电路300(也被称为半导体装置300)。仅呈现了横截面视图，而本领域的技术人员了解这意味着所述结构朝着垂直于所述图的平面的方向延伸一定距离。另外，如将在下文中论述，所述结构的一部分封闭一个区，这意味着它们在垂直于图的平面的方向上延伸一定距离，并且随后沿循平行于所述图的平面的路径。

装置300包括p掺杂基板302。p掺杂基板302具有第一侧303。在替代实施例中，p掺杂基板302还可以细分为两层。底部层(在图2中呈现的定向上可见)是在其上制造有p掺杂外延层的p掺杂半导体材料。在这种替代实施例中，p掺杂半导体材料应类似于p掺杂外延层。基板302借助基板连接(未示出)电力地与基板电压或接地电压接触。

在基板302内形成隔离结构来将基板302细分成保留部分和隔离部分。隔离部分被隔离结构封闭。隔离结构至少包括n埋层nbl(n-buriedlayer)338，其在所述隔离部分与所述保留部分之间的边界处，被布置在p掺杂基板302内部。nbl338沿横向方向布置，并且被布置成在隔离部分与保留部分之间的接口下方，从第一侧可见。所述隔离结构还包括封闭所述隔离部分的深沟槽隔离结构dti(deeptrenchisolation)332和350。应注意dti332和350是可选的。隔离结构还包括n掺杂区334和348，其从第一侧303朝向nbl338延伸。n掺杂区334和348靠近所述深沟槽隔离结构，dti332和350，并且封闭所述隔离部分。

第一n掺杂区340和第二n掺杂区344被形成于隔离部分中，并且从第一侧面303朝向nbl338延伸。第一n掺杂区340和第二n掺杂区344将隔离部分细分成第一部分pepi1336、第二部分pepi2342，和第三部分pepi3346。第一部分pepi1336、第二部分pepi2342和第三部分pepi3346与彼此不重叠。

第一p掺杂阱区308、第二p掺杂阱区316和第三p掺杂阱区324相应地被形成在第一部分336、第二部分342和第三部分346中。(p掺杂阱区308、316和324中的每一个都可被称为p掺杂区。)第一p掺杂区308、第二p掺杂区316和第三p掺杂区324中的每一个从第一侧面303相应地延伸到其对应的部分pepin336、342和346。p掺杂区308、316和324并不完全延伸到nbl338。另外，p掺杂区308、316和324各自具有高于对应的第一部分pepi1336、第二部分pepi2342和第三部分pepi3346的p掺杂剂浓度的p掺杂剂浓度。p掺杂区之间的第一侧303处还包括浅沟槽隔离(shallowtrenchisolation，sti)区301。

第一p接触区306位于第一p掺杂区308内。p接触区306被连接到电连接304，其被连接到装置300的负电压neg端(或节点)。neg基本上被绑定到接地电压。p接触区306是高度掺杂p+区，其与第一p掺杂区308的p掺杂剂浓度相比具有较高p掺杂剂浓度。

n接触区314和312和p接触区310被形成在第二p掺杂区316中，而n接触区322和p接触区318被形成在第三p掺杂区324中。n接触区314、312和322和p接触区310和318从第一侧面303延伸到对应的p掺杂区中，然而，它们并不完全延伸到对应的p掺杂区的底部。即，如沿从第一侧303的方向所见，接触区310、314、312、318和322各自被对应的p掺杂区316或324包围。p接触区310和318是高度掺杂p+区，且具有高于p掺杂区316和324的p掺杂剂浓度的p掺杂剂浓度。电连接362被连接到n接触区312和314和p接触区310中的每一个。电连接362被配置成连接到半导体装置300的i/o垫，其被称作装置300的正极pos端(或节点)。电连接360被连接到n接触区322和p接触区318。电连接360被配置成连接到neg或连接到接地电压。

应注意，在替代实施例中，掺杂区和接触区可能被形成在不同定向中。举例来说，如图2中的从左到右方向中所见，n接触区322和p接触区318可能是反向的，使得n接触区322可能位于p接触区318左侧。类似地，p掺杂区324中的接触区可被不同地布置。

半导体装置300的结构实施特定电路。图2示意性地示出所述电路的晶体管npn1370、pnp1372、npn3374、npn2376和pnp2378。npn1370由从n接触区322到p掺杂区324到nbl338的n-p-n接面形成。pnp1372由从p掺杂区324到n掺杂区344到p掺杂区316的p-n-p接面形成。npn3374由从n接触区312到p掺杂区316到nbl338的n-p-n接面形成。npn2376由从n接触区314到p掺杂区316到nbl338的n-p-n接面形成。pnp2由从p掺杂区316到n掺杂区340到p掺杂区308的p-n-p接面形成。接触区322提供到npn1的发射极的接触，而接触区318提供到npn1的基极的接触。接触区312提供到npn3的发射极的接触，而接触区314提供到npn2的发射极的接触。接触区310提供到npn3和npn2的基极的接触。电连接362电连接npn3和npn2的发射极，使得npn3和npn2的组合形成双重发射极装置。

如图2和3中所见，pnp1的发射极被绑定到npn3和npn2的基极，pnp1的基极被绑定到npn1的集电极，而pnp1的集电极被绑定到npn1的基极。pnp2的发射极被绑定到neg，pnp2的基极被绑定到npn2和npn3的集电极，而pnp2的集电极被绑定到npn3和npn2的基极。因此，可看出npn1、pnp1、npn3和npn2形成在pos端上具有双重发射极(亦即npn3和npn2两者的发射极)的第一双向scr380。应注意第二scr382由npn3、npn2和pnp2形成。

在操作中，如果跨越scr1380的电压朝向第一触发电压vt1增加，那么scr1380开始操作。当达到vt1时，通过esd保护装置300的电流值等于触发电流it1。一旦scr1380开始其操作，那么跨越scr1380的电压减小到保持电压vh，并且从那一点之后，如果通过scr1380的电流增加，那么跨越scr1380的电压同样增加。第一触发器电压vt1很大程度上取决于n掺杂区344与p掺杂区324之间沿通过第三部分pepi3346的最短线的距离sp(参见图2)。因此，n掺杂区344与p掺杂区324之间的距离sp被配置成获取第一预先确定的触发电压vt1。

当跨越esd保护装置300的电压增加时，从n掺杂区340朝向p掺杂区308的n-p接面被逆向偏置。一旦在第二触发电压vt2处达到这种接面的击穿电压，那么通过这种n-p接面产生由碰撞电离导致的崩溃现象。孔电流从p掺杂区308流过。p掺杂区是电阻性的，并且一旦n掺杂区340与第一p掺杂区308之间的电压差变为大于0.3伏特，那么晶体管pnp2开始操作。一旦pnp2开始操作，那么通过pnp2的电流随着跨越pnp2的电压而增加。第二触发电压vt2很大程度上取决于p掺杂区308与n掺杂区340之间沿通过第一部分pepi1336的最短线的距离spi2(图2)。因此，p掺杂区308与n掺杂区340之间的距离spi2被配置成获取第一预先确定的触发电压vt2。

在一个实施例中，scr1380被配置成具有大于第二触发电压vt2的第一触发电压vt1。因此，当跨越esd保护装置300的电压增加时，首先达到第二触发电压vt2。因此pnp2被首先接通，并且首先向neg端传导掉esd事件的电流。如果在pnp2的操作开始之后，跨越esd保护装置300的电压仍然增加，那么可能达到第一触发器电压vt1，并且scr1380也被接通，来向neg端传导更多的esd事件的电流。这可能导致突返状态。然而，仅在比scr1380的触发电流it1高得多的突返电流isb处观测到突返状态。

应注意scr1380包括被触点接触的312和314的两个发射极区，和被触点310接触的基极区。发射极区和基极区两者借助于电连接362被连接到pos端。在pos端相对于neg端偏置为高的正向极性情形下，主电流从pos端处的基极触点310流向neg端处的发射极触点322。被npn3和触点312提供的额外发射极区在主电流中。在正向极性情形的情况下，随着发射极触点312短接到pos端，由触点312和p掺杂区316形成的n-p接面将被逆向偏置。由此产生的较高场将调制正向电流，导致比只用scr380的单个发射极区(即，用npn2但不具有npn3)可实现更高的vh。这种较高的保持电压可以允许装置300满足相比于使用现有技术的scr装置先前可能的电压，需要更高保持电压的规格。这可允许改善的闭锁抗扰性。

图4以横截面形式示出根据本发明的另一实施例的esd保护电路400。图4中，双向scr402与具有双重发射极区的双向scr404串联连接，并且pnp晶体管405与scr404并联连接。在所示出的实施例中，scr402可以是如技术中已知的scr，诸如具有单个发射极区的一个scr，而scr404可能与上文所述的具有由npn3374和npn2376形成的双重发射极区相似的scr1380。

装置400包括基板406。p掺杂基板406具有第一侧403。在替代实施例中，基板406还可以被细分成两层。底部层(在图4中呈现的定向上可见)是在其上制造有p掺杂外延层的p掺杂半导体材料。在这种替代实施例中，p掺杂半导体材料应类似于p掺杂外延层。基板406借助基板连接(未示出)电力地与基板电压或接地电压接触。在替代实施例中，内埋式氧化物层(box)可以位于基板406与p掺杂外延层之间。在此情况下，基板406可以是n型或p型的任一种。

在基板406内形成隔离结构来将基板406细分成保留部分和隔离部分。隔离部分被隔离结构封闭。隔离结构至少包括在隔离部分与保留部分之间的边界处在p掺杂基板406内沿横向方向布置的内埋式氧化物层box409。所述隔离结构还包括在box409上方布置于横向方向中的n埋层nbl407。隔离结构还包括深沟槽隔离结构dti418和422，其连同box409一起封闭隔离部分。应注意dti418、420和422是可选的。隔离结构还包括n掺杂区480、484、486、488和492，其从第一侧403朝向nbl407延伸。n掺杂区480靠近dti418，而n掺杂区484和486靠近dti420。应注意如果dti430不存在，那么n掺杂区484和486可能形成单个n掺杂区。n掺杂区492靠近dti422。

n掺杂区482、n掺杂区488和n掺杂区490被形成在隔离部分中，并且从第一侧面403朝向nbl507延伸。n掺杂区482、n掺杂区488和n掺杂区490，连同n掺杂区484和486将隔离部分细分成第一部分pepi1408、第二部分pepi2410、第三部分pepi3412、第四部分pepi4414和第五部分pepi5416。第一部分pepi1408、第二部分pepi2410、第三部分pepi3412、第四部分pepi4414和第五部分pepi5416不与彼此重叠。隔离区426被形成于第一部分pepi1408底部处的nbl407内，使得nbl407在第一部分pepi1408下方不连续。

p掺杂阱区428和p掺杂阱区430被形成在第一部分408中，p掺杂阱区438被形成在第二部分410中，p掺杂阱区450和p掺杂阱区448被形成在第三部分412中，p掺杂区458被形成在第四部分414中，而p掺杂区466被形成在第五部分416中。(p掺杂阱区428、430、438、450和448的eac可被称为p掺杂区。)这些p掺杂区中的每一个相应地从第一侧面403延伸到其对应的部分pepin中，并且并不完全延伸到nbl407。另外，p掺杂区428、430、438、450、448、458和466各自具有高于对应的第一、第二、第三、第四和第五部分的p掺杂剂浓度的p掺杂剂浓度。并且，p掺杂区430和428可能被视为相同阱的部分，并且p掺杂区450和448可能被视为相同阱的部分。p掺杂区430和450是高压阱区。p掺杂区之间的第一侧403处还包括浅沟槽隔离(sti)区401。

p接触区436位于p掺杂区430内。n接触区434和p接触区432位于p掺杂区428内。p接触区436和n接触区434被连接到电连接470，其被连接到装置400的负电压neg端(或节点)。neg基本上被绑定到接地电压。n接触区n+442和p接触区440位于p掺杂区438中。p接触区456位于p掺杂区450内。n接触区454和p接触区452位于p掺杂区448内。n接触区442、p接触区440、p接触区456和n接触区454通过电连接472彼此连接。n接触区464、p接触区462和n接触区460位于p掺杂区458中。电连接474被连接到n接触区464和460和p接触区462中的每一个。电连接474被配置成连接到半导体装置400的i/o垫，其被称作装置400的正极pos端(或节点)。p接触区468位于p掺杂区466中，且被配置成连接到neg或接地电压。应注意p接触区是高度掺杂p+区，且具有高于p掺杂区428、438、448、458和466的p掺杂剂浓度的p掺杂剂浓度。并且，n接触区是高度掺杂n+区，其具有与n掺杂区480、482、484、486、488、490和492相比较高的掺杂剂浓度。应注意，在替代实施例中，掺杂区和接触区可能被形成在不同定向中。类似地，接触区可被不同地布置。

半导体装置400的结构实施特定电路。图5示意性地示出所述电路的晶体管npn1′504、pnp1′506、npn2′508、npn1510、pnp1512、npn3514、npn2516和pnp2518。这些晶体管适合于接收到esd事件的情形。在图5中呈现在接收到esd事件(正向或逆向esd事件中的任一种)情况下，实施在半导体装置400中的电路的对应电路图。npn1′504由从n接触区434到p掺杂区428到nbl407的n-p-n接面形成。pnp1′506由从p掺杂区428到n掺杂区482到p掺杂区438的p-n-p接面形成。npn2′508由从n接触区442到p掺杂区438到nbl407的n-p-n接面形成。npn1510由从n接触区454到p掺杂区448到nbl407的n-p-n接面形成。pnp1512由从p掺杂区448到n掺杂区488到p掺杂区458的p-n-p接面形成。npn3514由从n接触区464到p掺杂区458到nbl407的n-p-n接面形成。npn2516由从n接触区460到p掺杂区458到nbl407的n-p-n接面形成。pnp2由从p掺杂区458到n掺杂区490到p掺杂区466的p-n-p接面形成。

接触区436提供到npn1′504的基极的接触，而接触区434提供到npn1′504的发射极的接触。接触区442提供到npn2′508的发射极的接触，而接触区440提供到npn2′508的基极的接触。接触区456提供到npn1510的基极的接触，而接触区454提供到npn1510的发射极的接触。接触区464提供到npn3514的发射极的接触，接触区460提供到npn2516的发射极的接触，而接触区462提供到npn3514和npn2526的基极的接触。电连接474电连接npn3514和npn2516的发射极，使得npn3和npn2的组合形成双重发射极装置。

参考图4和5，pnp1′的发射极被绑定到npn2′的基极，pnp1′的基极被绑定到npn1′和npn2′的集电极，并且pnp1′的集电极被绑定到npn1′的基极。npn1′的基极和npn1′的发射极被绑定到neg端。npn2′的发射极、npn2′的基极、npn1的基极和npn1的发射极被全部绑定在一起。pnp1的发射极被绑定到npn3和npn2的基极，pnp1的基极被绑定到npn1的集电极，而pnp1的集电极被绑定到npn1的基极。pnp2的发射极被绑定到neg，pnp2的基极被绑定到npn3和npn2的集电极，而pnp2的集电极被绑定到npn3和npn2的基极。npn3和npn2的基极和发射极被电连接到pos端。因此，可看出npn1、pnp1、npn3和npn2形成在pos端上具有双重发射极(亦即npn3和npn2两者的发射极)的第一双向scr404。第二scr402由npn1′、pnp1′和npn2′形成。应注意第三scr502由npn3、npn2和pnp2形成。

与上文所论述的图2和3相似，应注意scr1404包括被触点464和460接触的两个发射极区和被触点462接触的基极区。发射极区和基极区两者借助于电连接474被连接到pos端。在pos端相对于neg端偏置为高的正向极性情形下，主电流从pos端处的基极触点462流向neg端处的发射极触点454，且穿过scr404。因此被npn3和触点464提供的额外发射极区在主电流中。在正向极性情形的情况下，随着发射极触点464短接到pos端，由触点464和p掺杂区458形成的n-p接面将被逆向偏置。由此产生的较高场将调制正向电流，导致相比只用scr404的单个发射极区域(即，用npn2但不具有npn3)可实现更高的vh。这种较高的保持电压可以允许装置400满足相比于使用现有技术的scr装置先前可能的电压，需要更高保持电压的规格。这可以允许改善的闭锁抗扰性。

因此，现在可以了解使用具有双重发射极区的scr装置能够如何允许esd保护装置的增加的保持电压。相比于现有技术esd保护电路，这种增加的保持电压提高闭锁抗扰性。较高保持电压帮助确保保持电压大于集成电路中的任何正常操作电压。这导致更稳定的esd保护装置，因为它可以防止闭锁的风险，直到更高的操作电压。

因为实施本发明的设备在很大程度上是由本领域的技术人员已知的电子组件和电路形成的，所以将不会以超过上文所说明的视为必需的任何程度解释电路细节，以了解和理解本发明的基础概念，且避免与本发明的传授内容混淆或分散。

尽管已经相对于特定导电类型或电位的极性描述了本发明，但本领域的技术人员应了解到，可颠倒导电类型或电位的极性。

此外，在说明书和权利要求书中的术语“正面”、“背面”、“顶部”、“底部”、“在……上方”、“在……下方”和其类似术语(如果存在的话)用于描述性目的，且未必用于描述永久性相对位置。应理解，如此使用的术语在适当情况下可互换，使得本文中所描述的实施例(例如)能够相比本文中所说明或以其它方式描述的那些定向以其它定向进行操作。

虽然本文中参考具体实施例描述了本发明，但是可以在不脱离如所附权利要求书中所阐述的本发明的范围的情况下进行各种修改和改变。举例来说，掺杂区和触点的布置可能不同。因此，说明书和图式应视为说明性而不是限制性意义，并且预期所有这些修改都包括在本发明的范围内。本文中对于具体实施例描述的任何优势、优点或问题解决方案并不意图被理解为任何或全部权利要求的重要的、需要的或基本特征或元素。

如本文中所使用，术语“耦合”并不旨在局限于直接耦合或机械耦合。

此外，如本文中所使用，术语“一”被限定为一个或超过一个。而且，权利要求书中例如“至少一个”和“一个或多个”等介绍性短语的使用不应被解释为暗示由不定冠词“一”导入的另一权利要求要素将含有此导入的权利要求要素的任何特定权利要求限于仅含有一个此要素的发明，甚至是在同一权利要求包含介绍性短语“一个或多个”或“至少一个”和例如“一”等不定冠词时。上述同样适用于定冠词的使用。

除非另外说明，否则例如“第一”和“第二”等术语用于任意地区别这些术语所描述的元件。因此，这些术语未必意图指示此些元件的时间上的优先级或其它优先级。

以下为本发明的各种实施例。

在一个实施例中，静电放电(esd)保护装置包括：第一双向硅控整流器(scr)，其包括：基板；所述基板中的第一掺杂阱，所述第一掺杂阱具有第一导电类型；所述基板中的内埋式掺杂层，所述内埋式掺杂层具有与所述第一导电类型相反的第二导电类型；所述第一掺杂阱中的属于所述第二导电类型的第一和第二高度掺杂区；所述第一掺杂阱中的属于所述第一导电类型的第三高度掺杂区，其中所述第一、第二和第三高度掺杂区被连接到第一节点；所述第一掺杂阱中的第一晶体管，所述第一晶体管包括耦合到所述第一高度掺杂区的发射极、耦合到所述内埋式掺杂层中的第一导电线的集电极，和耦合到所述第三高度掺杂区的基极；所述第一掺杂阱中的第二晶体管，所述第二晶体管包括耦合到所述第二高度掺杂区的发射极、耦合到所述内埋式掺杂层中的所述第一导电线的集电极，和耦合到所述第三高度掺杂区的基极。在这种实施例的一个方面中，所述第一scr进一步包括：具有所述第二导电类型的第一掺杂基板区；所述基板中的第二掺杂阱，所述第二掺杂阱具有所述第一导电类型；所述第二掺杂阱中的属于所述第一导电类型的第四高度掺杂区；所述第一掺杂基板区中的第三晶体管，所述第三晶体管包括连接到所述第三高度掺杂区的第一发射极、耦合到所述第一导电线的基极和连接到所述第四高度掺杂区的第二发射极。在另一方面，所述第一scr进一步包括：所述基板中的第三掺杂阱，所述第三掺杂阱具有所述第一导电类型；所述第三掺杂阱中的属于所述第二导电类型的第五高度掺杂区；所述第三掺杂阱中的属于所述第一导电类型的第六高度掺杂区，其中所述第五和第六高度掺杂区被连接到第二节点；所述第三掺杂阱中的第四晶体管，所述第四晶体管包括耦合到所述第五高度掺杂区的发射极、耦合到所述内埋式掺杂层中的所述第一导电线的集电极，和耦合到所述第六高度掺杂区的基极。在又另一个方面，所述第一scr进一步包括：具有所述第二导电类型的第二掺杂基板区；所述第二掺杂基板区中的第五晶体管，所述第五晶体管包括连接到所述第三高度掺杂区的第一发射极、耦合到所述第一导电线的基极和连接到所述第六高度掺杂区和所述第四晶体管的所述基极的第二发射极。在更进一步态样中，所述esd保护装置进一步包括：第二scr，其包括：所述基板中的第四掺杂阱，所述第四掺杂阱具有所述第一导电类型；所述第四掺杂阱中的属于所述第二导电类型的第七高度掺杂区；所述第四掺杂阱中的属于所述第一导电类型的第八高度掺杂区，其中所述第七和第八高度掺杂区被连接到第三节点；所述第四掺杂阱中的第六晶体管，所述第六晶体管包括耦合到所述第七高度掺杂区的发射极、耦合到所述内埋式掺杂层中的第二导电线的集电极，和耦合到所述第八高度掺杂区的基极。在又另一个方面，所述第二scr进一步包括：所述基板中的第五掺杂阱，所述第五掺杂阱具有所述第一导电类型；所述第五掺杂阱中的属于所述第二导电类型的第九高度掺杂区；所述第五掺杂阱中的属于所述第一导电类型的第十高度掺杂区，其中所述第九和第十高度掺杂区被连接到第二节点；所述第五掺杂阱中的第七晶体管，所述第七晶体管包括耦合到所述第十高度掺杂区的发射极、耦合到所述内埋式掺杂层中的所述第二导电线的集电极，和耦合到所述第十高度掺杂区的基极。在又更进一步态样中，所述第二scr进一步包括：具有所述第二导电类型的第三掺杂基板区；所述第三掺杂基板区中的第八晶体管，所述第八晶体管包括耦合到所述第八高度掺杂区的第一发射极、耦合到所述第九高度掺杂区的第二发射极，和耦合到所述第二导电线的基极。在又另一个方面，所述esd保护装置进一步包括：包括所述第八高度掺杂区的所述第四掺杂阱的一部分是高压掺杂阱；及包括所述第六高度掺杂区的所述第三掺杂阱的一部分是高压掺杂阱。在另一个方面中，所述esd保护装置进一步包括在所述第四掺杂井下方的埋层中的隔离区。在另一个方面，所述esd保护装置进一步包括所述第一、第二、第三、第四和第五掺杂井的一部分是掺杂外延层。

在另一个实施例中，静电放电(esd)保护装置包括：半导体基板中的第一双向硅控整流器，其包括：属于第一导电类型的第一掺杂阱；所述第一掺杂阱中的第一晶体管，其具有连接到属于第二导电类型的第一电极的发射极、耦合到属于所述第二导电类型的掺杂内埋式区的集电极，和连接到属于所述第一导电类型的第二电极的基极；所述第一掺杂阱中的第二晶体管，其具有连接到属于所述第二导电类型的第三电极的发射极、耦合到所述掺杂内埋式区的集电极，和连接到所述第二电极的基极，其中所述第一、第二和第三电极在所述第一掺杂阱中；靠近所述第一掺杂阱的属于所述第二导电类型的第一掺杂基板区；属于所述第一导电类型的第二掺杂阱；以及所述第一掺杂基板区中的第三晶体管，其具有连接到所述第二电极的第一发射极、耦合到所述掺杂内埋式区的基极，和连接到属于所述第一导电类型的第四电极的第二发射极，其中所述第四电极在所述第二掺杂阱中，且所述掺杂内埋式区在所述第一掺杂基板区和所述第一和第二掺杂阱下方。在这个另一实施例的一个方面中，所述esd保护装置进一步包括：所述第二掺杂阱中的第四晶体管，所述第二晶体管包括连接到属于所述第二导电类型的第五电极的发射极、连接到所述掺杂内埋式区的集电极，和连接到所述第四电极的基极，其中所述第五电极在所述第二掺杂阱中。在另一方面，所述esd保护装置进一步包括第一节点，其中所述第一、第二和第三电极被连接到所述第一节点。在又另一个方面，所述esd保护装置进一步包括第二节点，其中所述第四和第五电极被连接到所述第二节点。在又更进一步态样中当所述第一节点相对于所述第二节点偏置为高时，电流从所述第二电极向所述第五电极流动。在另一个方面，所述esd保护装置进一步包括：所述半导体基板中的第二双向硅控整流器，其包括：属于所述第一导电类型的第三掺杂阱；以及第三节点；所述第三掺杂阱中的第五晶体管，其具有连接到属于所述第二导电类型的第六电极的发射极、连接到所述掺杂内埋式区的集电极，和连接到属于所述第一导电类型的第七电极的基极，其中所述第六和第七电极在所述第三掺杂阱中，且连接到所述第三节点。在另一方面，所述第二双向硅控整流器进一步包括：靠近所述第三掺杂阱的属于所述第二导电类型的第二掺杂基板区；属于所述第一导电类型的第四掺杂阱；所述第二掺杂基板区中的第六晶体管，其具有连接到所述第七电极的第一发射极、耦合到所述掺杂内埋式区的基极，和连接到属于所述第二导电类型的第八电极的第二发射极，其中所述第八电极在所述第二掺杂阱中，且所述掺杂内埋式区在所述第一掺杂基板区和所述第三和第四掺杂阱下方。在另一方面，所述第二双向硅控整流器进一步包括：所述第四掺杂阱中的第七晶体管，其具有连接到属于所述第一导电类型的第九电极的发射极、连接到所述掺杂内埋式区的集电极，和连接到所述第八电极的基极，其中所述第八和第九电极被连接到所述第二节点。在另一方面，所述esd保护装置进一步包括：属于所述第一导电类型的第五掺杂阱；在所述第一掺杂阱与所述第五掺杂阱之间的属于所述第二导电类型的第三掺杂基板区；所述第三掺杂基板区中的第八晶体管，其具有连接到所述第二电极的第一发射极、耦合到所述掺杂内埋式区的基极，和连接到属于所述第二导电类型的第八电极的第二发射极，其中所述第八电极在所述第五掺杂阱中，且所述掺杂内埋式区在所述第二掺杂基板区和所述第三和第四掺杂阱下方。在另一个方面，所述第一导电类型是p型传导性；所述第二导电类型是n型传导性；所述第一节点是正极节点；以及所述第二和第三节点是负极节点。