用非电式镀覆法在封装模制体中形成导电连接迹线的制作方法
本申请涉及半导体器件，特别是涉及用于将一个或两个以上封装的半导体器件电连接在一起的技术。
背景技术：
诸如半导体芯片的集成电路器件通常使用引线框架和包封材料(例如模制化合物)来封装。例如，一个或两个以上半导体芯片可以物理附连并电连接到引线框架，例如，使用导电接合线。包封材料围绕半导体芯片和电连接结构形成。包封材料保护半导体芯片和电连接结构免受例如湿气、温度、外来颗粒等环境条件破坏。引线框架的引线可从包封材料的外部接近，并且在一些情况下从包封材料突出。引线的这些外部部分提供外部电端子，其允许封装的器件例如电连接到印刷电路板。
许多半导体工艺技术利用引线框架条同时封装多个半导体器件。引线框架条包括在片状导体上连续重复的多个单元引线框架，片状导体中的开口限定单元引线框架的特征。每个单元引线框架为单个封装的器件提供引线结构。一个或两个以上半导体裸片可以固定到每个单元引线框架并与每个单元引线框架电连接。单元引线框架彼此分离开以形成单独的封装的器件。在单元引线框架被分离开之前或之后，可以在引线框架上模制包封材料。
许多半导体应用的重要设计考虑因素是空间效率。在许多情况下，封装的半导体器件的可用空间受到严格限制。用于优化空间效率的技术包括芯片堆叠解决方案。然而，这些技术存在各种缺点。例如，封装体内的芯片的直接堆叠受到裸片焊盘的可用面积和半导体裸片的尺寸的限制。足够的冷却是这些封装体类型的另一个挑战，因为两个芯片中只有一个与封装体的散热部分(即裸片焊盘)直接接触。另一种解决方案涉及将两个不同的封装的半导体器件彼此堆叠。对于堆叠的封装器件，两个器件之间的电互连是显著的挑战。可以使用所谓的中介器完成两个器件之间的电连接。然而，这种中介器增加了成本、复杂性并增加了设计的总厚度。
技术实现要素：
公开了一种形成半导体封装体的方法。根据该方法的一个实施例，提供了第一封装的半导体器件。第一封装的半导体器件包括具有第一端子的第一半导体裸片、电连接到第一端子的第一导电引线以及包封第一半导体裸片的电绝缘的第一模制化合物，所述第一模制化合物使第一导电引线的端部部分在第一模制化合物的外表面处暴露。导电迹线形成在第一模制化合物的外表面中。形成导电迹线包括激活第一模制化合物的外表面的一部分以用于非电式镀覆工艺，以及执行非电式镀覆工艺以便仅在第一模制化合物的外表面的激活部分内形成导电材料。
根据该方法的另一实施例，提供了第一封装的半导体器件。第一封装的半导体器件包括具有第一端子的第一半导体裸片、电连接到第一端子的第一导电引线以及包封第一半导体裸片的电绝缘的第一模制化合物，所述第一模制化合物使第一导电引线的端部部分在第一模制化合物的外表面处暴露。导电迹线形成在第一模制化合物的外表面中。电绝缘的第一模制化合物包括多层外部化合物，所述多层外部化合物包括：含金属离子的层、设置在含金属离子的层上的亲水层和设置在亲水层上的疏水层。
公开了一种电子电路。所述电子电路包括第一封装的半导体器件，所述第一封装的半导体器件具有包括第一端子的第一半导体裸片、电连接到第一端子的第一导电引线以及包封第一半导体裸片的电绝缘的第一模制化合物，所述第一模制化合物使第一导电引线的端部部分在第一模制化合物的外表面处暴露。导电迹线形成在第一模制化合物的外表面中。
在阅读以下详细描述和查看附图时，本领域技术人员将认识到另外的特征和优点。
附图说明
附图的元件不一定相对于彼此按比例绘制。相同的附图标记表示对应的类似部件。各种所示实施例的特征可以组合，除非它们彼此排斥。实施例在附图中示出，并且在以下描述中详细描述。
图1包括图1a和1b，示出了根据一个实施例的封装的半导体器件。图1a示出了封装的半导体器件的侧视图，图1b示出了封装的半导体器件的俯视图。
图2包括图2a和2b，示出了在封装的半导体器件的模制化合物中形成导电迹线。图2a示出了在形成导电迹线之前封装的半导体器件的底侧，图2b示出了在形成导电迹线之后封装的半导体器件的底侧。
图3示出了根据一个实施例的配置用于激光结构化和非电式镀覆技术的多层外部模制化合物的近视图。
图4示出了根据一个实施例使用激光对疏水层进行图案化。
图5示出了根据一个实施例去除亲水层的被图案化后的疏水层暴露的部分。
图6示出了根据一个实施例执行非电式镀覆工艺以在多层外部模制化合物的凹陷部分中形成导电迹线。
图7示出了根据一个实施例的多芯片封装的半导体器件的侧视图。
图8示出了根据一个实施例的包括引线框架、半导体裸片和导电接合线的第一和第二电路组件。
图9示出了根据一个实施例的多芯片封装的半导体器件的侧视图，其中，模制化合物中的导电迹线电连接第一和第二电路组件的导电引线。
图10包括图10a和10b，示出了用于形成多封装体堆叠结构的方法，该多封装体堆叠结构具有导电迹线，该导电迹线提供多封装体堆叠结构的各种封装体之间的电连接。图10a示出了具有形成在模制化合物中的导电迹线的第一封装的半导体器件，图10b示出了附着到第一封装的半导体器件并电连接到导电迹线的第二封装半导体。
具体实施方式
本文描述的实施例包括一种在封装的半导体器件的模制体中形成导电迹线的方法。根据该技术，提供了一种具有电绝缘模制化合物的封装的半导体器件。模制化合物包封至少一个半导体裸片和在半导体裸片与第一引线之间的相关的电连接(例如，引线接合)。导电迹线形成在电绝缘模制化合物中。
通过根据本发明的某些实施例公开的技术在封装的半导体器件的模制体中形成导电迹线，可以实现各种有利的节省空间的封装体设计。例如，所述导电迹线可用于提供一种紧凑的封装体设计，由此两个相面对的电路组件在单个封装体中模制在一起。在该封装体中，可以在封装体的顶侧和底侧提供，例如可彼此相同的，单独的引线框架。用于放置面对面布置的半导体裸片的裸片焊盘可以在封装体的顶侧和底侧暴露。因此，可以使用单独的散热器独立地冷却每个半导体芯片。导电迹线可以被形成以在面向封装体外侧的引线的顶部和底部之间提供垂直电连接。在另一个有利的实施例中，两个分立的封装的器件直接彼此粘附。其中一个封装体包括导电迹线，以在两个器件的引线之间提供电连接。导电迹线有利地消除了对中介器的需要，因此减小了封装体厚度和成本。
通过激活用于非电式镀覆工艺的模制化合物的激光结构化工艺，可以在封装的半导体器件的模制体中形成导电迹线。根据该技术，封装的器件的电绝缘模制化合物包括专门用于激光结构化工艺的多层外部化合物。多层外部化合物包括含金属离子的层、设置在含金属离子的层上的亲水层和设置在亲水层上的疏水层。通过一系列激光图案化和蚀刻，含金属离子的层的被结构化的部分可暴露于外部环境。在该系列之后，使用非电式沉积工艺在多层外部化合物的被结构化的部分中形成电导体。以这种方式，电导体可以选择性地形成在模制化合物的被激活的部分中，而不形成在模制化合物的其它表面上。
参考图1，示出了根据一个实施例的封装的半导体器件100。封装的半导体器件100包括具有导电端子104的半导体裸片102、多个导电引线106、裸片焊盘108以及位于引线106与裸片的端子104之间的多个电连接结构110。电绝缘模制化合物112包封半导体裸片102和电连接结构110并暴露出引线106的端部。在图1中，使用模制化合物112的透明视图，使得可以看到封装的半导体器件100的内部部件，即半导体裸片102、电连接结构110等。
通常，半导体裸片102可以是任何有源或无源电子元件。这些器件的示例包括功率半导体器件，例如功率misfet(metalinsulatorsemiconductorfieldeffecttransistors，金属绝缘体半导体场效应晶体管)、功率mosfet(metaloxidesemiconductorfieldeffecttransistors，金属氧化物半导体场效应晶体管)、igbt(insulatedgatebipolartransistors，绝缘栅双极晶体管)、jfet(junctiongatefieldeffecttransistors，结栅极场效应晶体管)、hemt(highelectronmobilitytransistors，高电子迁移率晶体管)，功率双极晶体管或功率二极管，例如pin二极管或肖特基二极管等。这些器件的其它示例包括逻辑器件，例如微控制器，例如存储器电路、电平转换器等。
半导体裸片102的端子104可从外部接近。这些端子104可以包括器件的输入端子、输出端子和控制端子。例如，在mosfet器件的示例中，端子104可以包括栅极、源极和漏极端子104。这些端子104可以具有各种形状和配置中的任何一种。这些端子104可以由诸如cu、ni、nisn、au、ag、pt、pd、in、sn及其合金的电导体形成。
半导体裸片102可以被配置为所谓的横向器件。在该配置中，半导体裸片102使其负载端子(例如，源极和漏极端子)设置在单个主表面上(例如，如图所示)并且被配置为在与半导体裸片102的主表面平行的方向上传导。或者，半导体裸片102可以被配置为所谓的垂直器件。在该配置中，该器件使其负载端子104设置在相反的主表面和后表面上并且被配置成在与主表面和后表面垂直的方向上传导。
封装的半导体器件100的裸片焊盘108和引线106可以由引线框架共同提供。裸片焊盘108用作物理支撑并粘附到半导体裸片102的芯片载体。半导体裸片102和裸片焊盘108之间的粘合可以通过多种技术提供，包括焊料、胶带、胶水等。导电引线106在物理上彼此分离并且彼此电隔离开，而且与裸片焊盘108电隔离。包括引线106和裸片焊盘108的引线框架可以由多种导电材料中的任何一种形成，包括铜、铝及其合金。
第一半导体裸片102的端子104和导电引线106之间的电连接结构110可以由导电接合线提供。例如，这些接合线可以使用焊料附连并电连接到半导体裸片102和引线106。更一般地，可以利用各种电连接技术中的任何一种来实现这些电连接结构110，包括例如导电带、pcb、导电迹线等。
一般而言，电绝缘模制化合物112可以包括适用于半导体封装的各种电绝缘材料。这些材料的示例包括使用非活性金属特殊配制的热固性材料或热塑性材料。可以例如使用下面将讨论的激光激活工艺来激活非活性金属离子。热塑性材料可包括选自包括聚醚酰亚胺(pei：polyetherimide)、聚醚砜(pes：polyether-sulfone)、聚苯硫醚(pps：polyphenylene-sulfide)、聚酰胺-酰亚胺(pai：polyamide-imide)和聚对苯二甲酸乙二醇酯(pet：polyethylene-terephthalate)的组中的一种或两种以上材料。热塑性材料可包括选自包括聚醚酰亚胺(pei)、聚醚砜(pes)、聚苯硫醚(pps)、聚酰胺-酰亚胺(pai)和聚对苯二甲酸乙二醇酯(pet)的组中的一种或两种以上材料。热塑性材料在模制或层合期间通过施加压力和热量而熔化，在冷却和压力释放时(可逆地)硬化。
模制化合物112包封第一半导体裸片102和位于第一半导体裸片102与引线106之间的电连接结构110。换言之，模制化合物112包围第一半导体裸片102和电连接结构110，使得这些部件免受外部环境的影响。引线106的端部从模制化合物112的外表面114露出。换言之，引线106的端部可从外部接近，以从第一封装的半导体器件100的外部，例如从外部印刷电路板电连接到引线106。另外，裸片焊盘108的下侧在模制化合物112的外表面114处暴露。以这种方式，裸片焊盘108可以用作电端子以及被配置成将第一半导体裸片102产生的热量传递到外部设备的散热器，例如，设置在外部印刷电路板中的散热器。在其它实施例中，裸片焊盘108的下侧可以由模制化合物112包封。
参考图2，根据一个实施例，导电迹线116形成在模制化合物112的外表面114中。在这些图中，模制化合物112是不透明的，使得第一封装的半导体器件100的内部元件不可见。
参考图2a，示出了封装的半导体器件100的底侧。底侧包括引线106的从模制化合物112暴露的端部。在该图中，模制化合物112是不透明的，使得第一封装的半导体器件100的内部元件不可见。
参考图2b，根据一个实施例，导电迹线116形成在模制化合物112的外表面114中。导电迹线116包括可以提供低欧姆电连接的导电材料。在所示出的实施例中，导电迹线116形成为直接接触引线106中的一个。因此，导电迹线116可以，但不是必须的，通过电连接到半导体裸片102的引线106与半导体裸片102的一个端子104形成电连接。可选地，导电迹线116也可以与未分配的引线、即与半导体裸片102断开的引线形成电连接。根据又一实施例，导电迹线116与所有引线106完全电隔离。
参考图3，根据一个实施例，示出了模制化合物112的近距离剖视图。该模制化合物112专门被配制用于激光结构化和非电式镀覆工艺。模制化合物112包括形成在基础模制化合物120上的多层外部化合物118。基础模制化合物120可以包括上述模制化合物112中的任何有助于传递成型工艺或注塑成型工艺的材料，例如热固性材料或热塑性材料。
多层外部化合物118包括设置在基础模制化合物120上的含金属离子的层122。含金属离子的层122是模制材料的层，例如包括适合于非电式沉积工艺的金属离子的塑料。例如，在一个实施例中，含金属离子的层122含有钯离子(pd2+)。
多层外部化合物118另外包括设置在含金属离子的层122上的亲水层124。亲水层124是指可通过诸如湿化学蚀刻剂的流体溶解的层。用于亲水层124的示例性材料包括来自r-cooh羰基的材料。
多层外部化合物118另外包括设置在亲水层124上的疏水层126。疏水层126是指能够抵抗诸如湿化学蚀刻剂的流体溶解或劣化的层。用于疏水层126的示例性材料包括来自烃基(ch4)的材料。
参考图4，疏水层126被图案化。换言之，疏水层126的一部分以预定的几何形状被移除。以这种方式，之下的亲水层124的一部分以疏水层126的图案形状从疏水层126暴露。根据一个实施例，该图案化使用激光完成。执行激光工艺使得完全去除疏水层126的上述部分而基本上不去除亲水层124。
参考图5，去除亲水层124的由被图案化的疏水层126暴露的部分，以暴露含金属离子的层122的被图案化的区域。该去除步骤可以使用湿化学蚀刻技术完成，其中，疏水层126用作蚀刻掩模，并且蚀刻对含金属离子的层122的材料具有选择性。示例性化学蚀刻剂材料包括氢氧化钠(naoh)或氢氧化钾(koh)。
作为参考图4和5描述的激光图案化和蚀刻步骤的结果，凹陷通道128形成在模制化合物112的外表面114中。凹陷通道128是指模制化合物112中的位于模制化合物112中相邻平坦表面下方的局部凹陷。凹陷通道128暴露出含金属离子的层122，因此提供了模制化合物112的适用于非电式镀覆工艺的激活部分。该凹陷通道128的侧壁可以是但不是必须彼此平行。
参考图6，执行非电式镀覆工艺。如本文所用，非电式镀覆工艺是指利用具有化学反应剂的镀覆溶液的工艺，所述化学反应剂与镀覆溶液中的金属离子反应以形成金属涂层。作为比较，非电式金属镀覆工艺不同于电镀技术，电镀技术利用电流源将金属离子吸引到制品上。通常，可以实施各种非电式镀覆工艺中的任何一种，以在模制化合物112的激活部分，即含金属离子的层122的暴露部分中提供导电金属迹线。这些导电材料可以包括各种金属，例如镍、钯、金、银、铜及其合金。根据一个实施例，非电式镀覆工艺是镍-磷(nip)工艺，更特别地，可以是镍-钼-磷(nimop)镀覆工艺。在该工艺中，封装的半导体器件100浸没在非电式镀覆溶液中。一般而言，镀覆溶液可以是与金属离子发生化学反应的任何自催化还原剂。示例包括水合次磷酸钠(napo2h2·h2o)。在非电式镍-钼-磷(nimop)镀覆工艺的情况下，镀覆溶液可包括次磷酸钠和含有硫酸镍、钼、硼酸和柠檬酸的溶液的混合物，例如由
有利地，激光结构化技术使得导电迹线116能够具有各种各样的几何形状和配置。导电迹线116的数量、取向和几何形状可以显著变化。此外，导电迹线116可以形成在模制化合物112的多个面上。对导电迹线116的几何形状和配置的唯一限制是由如上所述的激光结构化工艺施加的限制。也就是说，导电迹线116可以通过激光图案化和蚀刻步骤形成为任何可行的形状。下面将参考图7-10更详细地描述在多芯片布置形式中使用的导电迹线116的各种示例。
参考图7，示出了封装的半导体器件200。封装的半导体器件200包括第一和第二半导体裸片202、203。第一和第二半导体裸片202、203中的每一个可以被配置为先前参考图1讨论的半导体裸片102。封装的半导体器件200包括第一和第二引线框架，第一和第二引线框架中的每一个包含裸片焊盘208和多个导电引线206。这些引线框架可以被配置为先前参照图1讨论的引线框架。第一引线框架设置在封装的半导体器件200的底侧上，使得第一引线框架的裸片焊盘208的下侧和引线206的端部在模制化合物212的底表面234处暴露。第二引线框架设置在封装的半导体器件200的顶侧上，使得第二引线框架的裸片焊盘208的下侧和引线206的端部在模制化合物212的顶表面236处暴露。第一半导体裸片202的第一端子从第一引线框架电连接到引线206，例如以类似于先前参照图1描述的方式。第二半导体裸片203的第二端子从第二引线框架电连接到引线206，例如，以类似于先前参照图1描述的方式。
在图7的封装的半导体器件200中，第一和第二半导体裸片202、203彼此垂直间隔开。也就是说，第一半导体裸片202和第二半导体裸片203的彼此面对的上表面根本不彼此接触。替代地，模制化合物212设置在第一和第二半导体裸片202、203的上表面之间。
参考图8，示出了用于形成图7的封装的半导体器件200的方法中的工艺步骤。根据该方法，提供第一和第二电路组件218、220。第一电路组件包括具有第一裸片焊盘208和第一多个207导电引线206的第一引线框架222。多个电连接结构210设置在第一半导体裸片202和第一多个207中的一些引线206之间。特别地，第一多个207中的一个第一引线206a通过电连接结构210中的相应一个电连接到第一半导体裸片202的第一端子。第二电路组件包括具有第二裸片焊盘208和第二多个209导电引线206的第二引线框架224。多个电连接结构210设置在第二半导体裸片203和第二多个209中的一些引线206之间。特别地，第二多个209中的一个第二引线206b通过电连接结构210中的相应一个电连接到第二半导体裸片203的第二端子。
在以上述方式提供第一和第二电路组件218、220之后，第二电路组件220布置在第一电路组件210上方，使得第二半导体裸片203面向第一半导体裸片202并与第一半导体裸片202垂直间隔开。也就是说，第一和第二电路组件218、220垂直地堆叠在一起而使第一引线框架222的底侧背向第二引线框架224的底侧。换言之，第一和第二半导体裸片202、203夹在第一和第二引线框架222、224的底侧之间。此外，第二电路组件被保持在使得第二半导体裸片203不接触第一半导体裸片202的位置。根据一个实施例，使用预模制的引线框架提供第一电路组件218，该预模制的引线框架包括围绕第一引线框架222的外围形成的电绝缘模制化合物212的环。该电绝缘模制化合物212的环为第二引线框架224提供支撑机构，当第二引线框架224放置在第一引线框架222上时提供依靠，同时保持第一和第二半导体裸片202、203之间的分离。
参照图9，在如上所述将第一和第二电路组件彼此叠置之后，在第一和第二半导体裸片202、203之上形成模制化合物212。模制化合物212可以根据各种技术中的任何一种形成。根据一个实施例，使用压缩模制技术以这种方式形成模制化合物212。模制化合物212以这样的方式形成，即第一和第二半导体裸片202、203和到引线206的相关电连接结构210由模制化合物212包封。同时，第一和第二引线框架222、224的部分在模制化合物212的外表面处暴露，例如以先前参照图7描述的方式。此外，模制化合物212如先前参考图3描述地形成为包括多层外部化合物118。
在形成模制化合物212之后，以先前参考图4-6描述的方式执行激光结构化技术。因此，形成多个导电迹线216。在该实施例中，导电迹线216形成为沿着模制化合物212的侧壁延伸，该侧壁在模制化合物212的相对面的顶表面和底表面236、234之间延伸。引线206来自第一多个和引线206来自第二多个。导电迹线216在来自与第一引线框架222相关联的第一多个207的引线206和来自与第二引线框架224相关联的第二多个209的引线206之间形成直接电连接。
根据所示出的实施例，导电迹线216中的一个在第二多个209中的电连接到第二半导体裸片203的第二端子的第二引线206b与第一多个中的与第二半导体裸片203电断开的一个第二引线206之间形成直接电连接。这样，可以在模制化合物212的底侧214处提供对第二半导体裸片203的端子的电接入。因此，在模制化合物212的底侧214处可以提供对第一和第二半导体裸片202、203的所有端子的电接入。
根据另一实施例(未示出)，导电迹线216中的一个在第二多个209中的电连接到第二半导体裸片203的第二端子的第二引线206b与第一多个207中的电连接到第一半导体裸片202的第一端子的第一引线206a之间形成直接电连接。这样，导电迹线216用于在第一和第二半导体裸片202、203的端子之间形成直接电连接。参考图10，提供了第一和第二封装的半导体器件300、301。第一和第二封装的半导体器件300、301中的每一个可以具有参照图1描述的封装的半导体器件100的任何配置或者参考图7-9描述的封装体配置。在所示出的实施例中，第一封装的半导体器件300是所谓的qf(quadflat，四方扁平)封装体，其在封装体的下侧具有可从外部接近的引线，所述引线与模制材料共面。此外，第二封装的半导体器件301是所谓的表面贴装封装体，其具有可从外部接近的引线，所述引线远离模制材料的一侧突出。根据另一实施例(未示出)，第一封装的半导体器件300可以与参照图7-9描述的封装的半导体器件200基本相似或相同，其中，引线设置在封装体的顶侧和底侧，并且多个半导体裸片包封在封装体内。
导电迹线316形成在第一封装的半导体器件300的模制化合物312中。如先前参考图3-6所述，这些导电迹线316可以使用激光结构化和非电式镀覆工艺形成。导电迹线316形成为从第一封装的半导体器件300的一些引线306延伸到裸片附连部位340。这些导电迹线316可以接触“未分配”引线306，即与封装在第一封装的半导体器件300内的半导体裸片断开的引线306。或者，这些导电迹线316也可以接触连接到封装在第一封装的半导体器件300内的半导体裸片的端子的引线306。
第二封装的半导体器件301附连到第一封装的半导体器件300，使得来自第一封装的半导体器件300的模制化合物312的外表面与来自第二封装的半导体器件301的模制化合物314平放抵靠着。特别地，来自第二封装的半导体器件301的模制化合物314的下侧(未示出)与来自第一封装的半导体器件300的模制化合物312上的裸片附连部位340平放抵靠着。
可以使用焊接技术完成第二封装的半导体器件301与第一封装的半导体器件300的连接。例如，可以在第一封装的半导体器件300的模制化合物312上丝网印刷焊料，以在裸片附连部位340中形成金属化焊盘。随后，利用拾取和放置技术将第二封装的半导体器件300放置在金属化焊盘340上。随后，执行回流工艺以熔化焊料并完成第一和第二封装的半导体器件300、301之间的粘附。
有利地，导电迹线316实现了紧凑的堆叠封装体设计，其中，第一和第二封装的半导体器件300、301彼此平放抵靠着。对第二封装的半导体器件301的电接入不需要中介器。替代地，导电迹线316使得能够从第一封装的半导体器件300的引线306电接入第二封装的半导体器件301的引线306。因此，第二封装的半导体器件301中的半导体裸片的端子可以使用第一封装的半导体的“未分配”引线306从印刷电路板电接入，该印刷电路板直接接触第一封装的半导体器件300的引线306。此外，第二封装的半导体器件301中的半导体裸片的端子可以使用第一封装的半导体器件300的连接的引线306直接电连接到第一封装的半导体器件300中的半导体裸片的端子。
图10中所示的堆叠封装体配置仅表示通过本文所述的导电迹线316可能实现的各种潜在配置中的一种。例如，第一封装的半导体器件300的一侧或两侧可以接收多个第二封装的半导体器件301。在多个第二封装的半导体器件301固定到单个第一封装的半导体器件300的情况下，导电迹线316可用于将这些多个第二封装的半导体器件301彼此连接，以及连接到第一封装的半导体器件300的引线306。在本文所述的实施例中，封装的半导体器件100用作示例性封装的器件，其适合于根据本文所述的激活和非电式镀覆技术在模制体(即，器件的包括电绝缘模制化合物112的部分)中形成导电迹线116。所公开的封装体设计仅代表适用于该技术的各种封装的器件的一个示例。更一般地，导电迹线结构和用于形成导电迹线的对应方法适用于各种封装体设计和材料。这些封装体可以是所谓的开放空腔型封装体，其中，半导体裸片和相关的电连接结构设置在开放空腔内，该开放空腔由电绝缘模制化合物和保护盖包围。或者，这些封装体也可以是所谓的模制封装体(例如所示出的)，其中，模制化合物直接围绕半导体裸片和相关的电连接结构形成。这些封装体也可以是所谓的带引线的封装体，其中，导电引线远离模制化合物的外表面突出，以便能够将引线插入插座、例如印刷电路板的插座。或者，这些封装体也可以是所谓的无引线式封装体(例如所示出的)，其中，引线的暴露表面与模制化合物共面。适用于导电迹线结构和用于形成导电迹线的对应方法的示例性封装体类型包括dip(dualin-linepackage，双列直插式封装体)型封装体、to(transistoroutline，晶体管外形)型封装体、qfp(quad-flat-package，四方扁平封装体)型封装体、表面贴装型封装体等，仅举几例。
这里使用的术语“电连接”描述了被电连接的元件之间的永久低欧姆，即低电阻连接，例如相关元件之间的导线连接。相比之下，术语“电耦合”是这样一种连接，其中不一定存在低电阻连接和/或不一定是耦合元件之间的永久连接。例如，诸如晶体管的有源元件以及诸如电感器、电容器、二极管、电阻器等的无源元件，可以将两个元件电耦合在一起。
空间相对术语例如“之下”、“下面”、“下方”、“之上”、“上面”等用于方便描述以解释一个元件相对于第二元件的定位。这些术语旨在包括器件的不同定向以及与图中所示的定向不同的定向。此外，诸如“第一”、“第二”等术语也用于描述各种元件、区域、区段等，并且也不旨在限制。相同术语在整个说明书中指代相同的元件。
如本文所使用的，术语“具有”，“含有”，“包括”，“包含”等是开放式术语，其指示所述元件或特征的存在，但不排除其它元件或特征。除非上下文另有明确说明，否则冠词“一”、“一个”和“该”旨在包括复数以及单数。
应当理解，除非另有特别说明，否则本文所述的各种实施例的特征可以彼此组合。
尽管本文已示出和描述了特定实施例，但所属领域的技术人员将认识到，可以替代所示出和描述的特定实施例的各种替代和/或等效实施方式不脱离本发明的范围。本申请旨在涵盖本文所讨论的特定实施例的任何调整或变型。因此，本发明旨在仅由权利要求及其等同方案限制。
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