一种改善多晶硅栅极刻蚀中有源区漏电的方法与流程

本发明涉及半导体技术领域，尤其涉及一种改善多晶硅栅极刻蚀中有源区漏电的方法。

背景技术：

在多晶硅栅极刻蚀技术中，特别是在90纳米及以下的工艺技术中，浅沟槽隔离区与有源区存在高度差，由于受到该高度差的影响，不同区域的多晶硅栅极底部抗反射层厚度会有差异。在相同的刻蚀与清洗的条件下，这种高度差的存在使得在多晶硅栅极刻蚀中会造成有源区存在一定的多晶硅残留，这种多晶硅残留最终将会导致有源区与多晶硅栅极相连通即有源区漏电现象，以至于造成产品低良率。

具体地，现有技术中的缺陷如图1所示，由于不同的晶圆之间台阶高度差异较大，在刻蚀过程中光谱信号确定刻蚀时间有一定局限性，当通过光谱信号确定底部抗反射层刻蚀完毕，实际由于台阶高度这种差异的存在会造成一部分底部抗反射层未被刻蚀，因此会造成多晶硅栅极向外漏电的现象，降低了产品良率。

技术实现要素：

针对上述问题，本发明提出了一种改善多晶硅栅极刻蚀中有源区漏电的方法，旨在解决因存在台阶高度差导致多晶硅栅极向外漏电的情况，提升产品良率，其技术方案具体包括：

一种改善多晶硅栅极刻蚀中有源区漏电的方法，其中，设置两个浅沟漕隔离层，并于两个所述浅沟槽隔离层之间设置有源区，所述有源区与所述浅沟槽隔离层之间具有高度差，所述方法还包括：

步骤s1，在进行多晶硅栅极炉管生长之前，先进行量测得到所述高度差；

步骤s2，在浅沟槽隔离层与有源区之上沉积多晶硅栅极，并在所述多晶硅栅极上沉积底部抗反射层；

步骤s3，根据一预设的计算模型以及所述高度差计算得到需要对底部抗反射层进行刻蚀的刻蚀时间，所述刻蚀时间中包括一预设的第一刻蚀时间，以及额外对位于所述有源区上方的所述底部抗反射层进行刻蚀的第二刻蚀时间；

步骤s4，根据所述刻蚀时间对所述底部抗反射层进行刻蚀，以避免多晶硅栅极产生漏电现象。

优选的，该改善多晶硅栅极刻蚀中有源区漏电的方法，其中，所述步骤s1中，采用光学线宽测量仪量测得到所述高度差。

优选的，该改善多晶硅栅极刻蚀中有源区漏电的方法，其中，所述步骤s3中，预设的所述计算模型为：

h3≈h2+h1，

其中，

h1为所述高度差；

h2为位于所述浅沟槽隔离层的所述底部抗反射层的刻蚀深度；

h3为位于所述有源区上方的所述底部抗反射层的刻蚀深度。

优选的，该改善多晶硅栅极刻蚀中有源区漏电的方法，其中，所述步骤s3中，依据下述公式，结合所述预设模型的输出结果和所述高度差，计算得到所述刻蚀时间：

timebarc＝(h3-h2)/erbarc；

其中，

erbarc用于表示所述第一刻蚀时间；

timebarc用于表示所述第二刻蚀时间。

优选的，该改善多晶硅栅极刻蚀中有源区漏电的方法，其中，所述步骤s4中，采用先进制程控制系统，根据所述刻蚀时间对所述底部抗反射层进行刻蚀。

优选的，该改善多晶硅栅极刻蚀中有源区漏电的方法，其中，所述步骤s4中具体包括：

步骤s41，采用所述第一刻蚀时间对所述底部抗反射层进行刻蚀，以将所述底部抗反射层刻蚀至一第一深度；

步骤s42，采用所述第二刻蚀时间继续对位于所述有源区上方的所述底部抗反射层进行刻蚀，以将所述底部抗反射层刻蚀至一第二深度；

h2用于表示所述第一深度；

h3用于表示所述第二深度。

一种多晶硅栅极结构，其中，采用上述的改善多晶硅栅极刻蚀中有源区漏电的方法制备形成。

有益效果：本发明提出在多晶硅栅极刻蚀过程采用不同的刻蚀时间补偿前层工艺能力限制所造成浅沟槽隔离区与有源区台阶高度的差异，针对不同硅片不同的台阶高度，使用不同的刻蚀工艺参数来补偿台阶高度的差异带来的有源区漏电，改善刻蚀过程中光谱信号确定刻蚀时间局限性的弊端，避免漏电的发生，改进产品的良率。

附图说明

图1为现有技术中多晶硅栅极炉管工艺的漏电现象的示意图。

图2～5本发明改善多晶硅栅极刻蚀中有源区漏电方法的各步骤的工艺示意图。

图6为本发明形成多晶硅栅极结构的效果示意图。

具体实施方式

下面结合附图和实施例对本发明进行进一步说明。

如上文中所述，在浅沟漕隔离层与有源层存在着高度差(图3中所示的h1)，这会使得在后续的蚀刻过程中产生底部抗反射层与有源区之间的开口导致漏电的问题。针对这个问题，本发明提供一种解决此问题的方法。

在本发明的实施例中，如图3中所示，设置两个浅沟漕隔离层，并于两个浅沟槽隔离层之间设置有源区，由于现有工艺的限制，有源区与浅沟槽隔离层之间自然具有一高度差h1。

本发明方法的具体步骤如图2所示，包括：

步骤s1，在进行多晶硅栅极炉管生长之前，先进行量测得到高度差；

步骤s2，在浅沟槽隔离层与有源区之上沉积多晶硅栅极，并在多晶硅栅极上沉积底部抗反射层；

步骤s3，根据一预设的计算模型以及高度差计算得到需要对底部抗反射层进行刻蚀的刻蚀时间，刻蚀时间中包括一预设的第一刻蚀时间，以及额外对位于有源区上方的底部抗反射层进行刻蚀的第二刻蚀时间；

步骤s4，根据刻蚀时间对底部抗反射层进行刻蚀，以避免多晶硅栅极产生漏电现象。

在本发明的实施例中，采用光学线宽测量仪测量得到所述高度差。

在本发明的实施例中，上述步骤s3中，预设的所述计算模型为：

h3≈h2+h1，

其中，

h1为所述高度差；

h2为位于所述浅沟槽隔离层的所述底部抗反射层的刻蚀深度；

h3为位于所述有源区上方的所述底部抗反射层的刻蚀深度。

上述h1、h2和h3之间的关系具体可以参见图4。

在本发明的实施例中，步骤s3中，依据下述公式，结合预设模型的输出结果和高度差，计算得到刻蚀时间：

timebarc＝(h3-h2)/erbarc；

其中，

erbarc用于表示第一刻蚀时间；

timebarc用于表示第二刻蚀时间。

在本发明的实施例中，步骤s4中，采用先进制程控制系统(advancedprocesscontrol，apc)，根据刻蚀时间对底部抗反射层进行刻蚀。具体地，刻蚀过程遵循下述步骤，如图5中所示：

步骤s41，采用第一刻蚀时间对底部抗反射层进行刻蚀，以将底部抗反射层刻蚀至一第一深度；

步骤s42，采用第二刻蚀时间继续对位于有源区上方的底部抗反射层进行刻蚀，以将底部抗反射层刻蚀至一第二深度；

h2用于表示第一深度，也即上文中所述的位于浅沟槽隔离层上方的底部抗反射层被刻蚀的深度；

h3用于表示第二深度，也即上文中所述的位于有源区上方的底部抗反射层被刻蚀的深度，h3大于h2。

换言之，上述步骤s4中，在进行刻蚀的过程中，首先采用固定时间(第一刻蚀时间)将底部抗反射层统一刻蚀至一第一深度h2，随后采用上述计算得到的第二刻蚀时间继续将位于有源区上方的底部抗反射层刻蚀至一第二深度h3，从而形成如图4中所示的多晶硅栅极结构。上述第一刻蚀时间通常为传统半导体制造工艺中对底部抗反射层进行刻蚀的时间，在此不再赘述。上述第二刻蚀时间可以通过上述步骤s3中的公式计算得到。采用两步刻蚀的方法，可以弥补浅沟槽隔离层和有源区之间存在的高度差，避免因刻蚀导致多晶硅栅极出现开口而漏电的现象。并且，采用apc系统控制不同晶圆的刻蚀时间，可以改善刻蚀过程中光谱信号确定刻蚀时间局限性的弊端，时时反馈修正每片晶圆的工艺时间(各片晶圆的第二刻蚀时间各不相同)，避免漏电的发生，改进产品的良率。

图6中所示为根据本发明方法生成的多晶硅栅极结构，根据图6与图1的对比，可以很明显地看到，采用本发明提供的一种改善多晶硅栅极刻蚀中有源区漏电的方法能够解决漏电现象。

本发明的实施例中，还提供一种多晶硅栅极结构，其采用上文中所述的改善多晶硅栅极刻蚀中有源区漏电的方法进行制备形成。

通过说明和附图，给出了具体实施方式的特定结构的典型实施例，基于本发明精神，还可作其他的转换。尽管上述发明提出了现有的较佳实施例，然而，这些内容并不作为局限。

对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。