半导体装置的制造方法与流程

本公开涉及半导体装置的制造方法。

背景技术：

在半导体领域中，通常期望对mos晶体管引入应力，来提高载流子迁移率。然而，现有技术中对mos晶体管引入应力的工艺复杂，兼容性差，制造成本显著提高。

因此，存在对改进的制造方法的需要。

技术实现要素：

根据本公开一个方面，提供了一种半导体装置的制造方法，包括：在衬底中形成第一沟槽，所述第一沟槽用于隔离第一类型的晶体管的有源区；在所述第一沟槽中形成第一绝缘填充物，所述第一填充物被配置为对相邻的有源区施加应力；在所述衬底中形成第二沟槽，所述第二沟槽用于隔离第二类型的晶体管的有源区；在所述第二沟槽中形成第二绝缘填充物，所述第二填充物被配置为对相邻的有源区施加应力。

在一些实施例中，所述第一类型的晶体管是pmos晶体管，所述第二类型的晶体管是nmos晶体管，其中在所述第一沟槽中形成第一填充物包括：通过高纵横比等离子(harp)沉积工艺在所述衬底上形成硅的氧化物，所形成的硅的氧化物至少填充所述第一沟槽；以及对所述硅的氧化物进行去除处理，以保留填充在所述第一沟槽中的硅的氧化物。

在一些实施例中，在所述第二沟槽中形成第二填充物包括：通过高密度等离子(hdp)沉积工艺来在所述衬底上形成硅的氧化物，所形成的硅的氧化物至少填充所述第二沟槽；以及对所述硅的氧化物进行去除处理，以保留填充在所述第二沟槽中的硅的氧化物。

在一些实施例中，所述第一类型的晶体管是nmos晶体管，所述第二类型的晶体管是pmos晶体管，其中在所述第一沟槽中形成第一填充物包括：通过高密度等离子(hdp)沉积工艺来在所述衬底上形成硅的氧化物，所形成的硅的氧化物至少填充所述第一沟槽；以及对所述硅的氧化物进行去除处理，以保留填充在所述第一沟槽中的硅的氧化物。

在一些实施例中，在所述第二沟槽中形成第二填充物包括：通过高纵横比等离子(harp)沉积工艺在所述衬底上形成硅的氧化物，所形成的硅的氧化物至少填充所述第二沟槽；以及对所述硅的氧化物进行去除处理，以保留填充在所述第二沟槽中的硅的氧化物。

在一些实施例中，所述衬底包括硅衬底。

在一些实施例中，所述第一晶体管的有源区设置在两个所述第一沟槽之间，所述第二晶体管的有源区设置在两个所述第二沟槽之间。

在一些实施例中，在所述衬底中形成第一沟槽包括：在所述衬底上形成图案化的掩模；利用所述掩模对所述衬底进行蚀刻，以形成所述第一沟槽。

在一些实施例中，在所述衬底中形成第二沟槽包括：在所述衬底上形成图案化的掩模；利用所述掩模对所述衬底进行蚀刻，以形成所述第二沟槽。

在一些实施例中，所述方法还包括：在所述衬底上形成用于第一晶体管的栅极绝缘层和在栅极绝缘层上的栅极以及用于第二晶体管的栅极绝缘层和在栅极绝缘层上的栅极；在所述衬底中形成用于第一晶体管的源区和漏区以及用于第二晶体管的源区和漏区。

附图说明

附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：

图1a和1b示意性地示出了对于诸如nfet和pfet之类的半导体装置期望的应力方向；

图2a-2i示出了根据本公开一些实施例的半导体装置的制作方法的部分步骤的部分示意截面图；

图3示出了根据本公开一些实施例的半导体装置的部分示意截面图；以及

图4示出了根据本公开一些实施例的半导体装置的部分截面图。

注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。

具体实施方式

以下结合附图详细地描述本公开的具体实施例。但应理解，对实施例的描述仅仅是说明性的，在任何意义上都不是对本申请所要求保护的发明的限制。除非另有具体说明或者上下文或其原理明示或者暗示，在示例性实施例中的组件和步骤的相对布置、表达式和数值等不作为对本申请所要保护的发明的限制。在本说明书中，对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为说明书的一部分。

本文中所用的术语，仅仅是为了描述特定的实施例，而不意图限制本公开。应理解的是，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。

在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本发明的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。

在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。

在本公开中，诸如“第一”、“第二”、“第三”等的序数词是为了避免构成要素的混淆而标记的，而不用于在任何方面上的优先次序。

在本公开的上下文中，半导体装置意指这样的装置：该装置的至少一部分包括利用半导体材料形成的或利用半导体领域的原理进行操作的元件、器件、部件、组件或构成部分等。

图1示意性地示出了对于诸如nfet和pfet之类的半导体装置期望的应力方向。对于nmos晶体管，一般地，期望在其有源区中在面内(in-plain)方向引入张应力(tensilestress)，以提高载流子迁移率。另外，还期望在其有源区中的沟道区中在异面(out-of-plain)方向引入压应力(compressivestress)，类似地，这也可以提高载流子迁移率。

对应地，对于pmos晶体管，一般地，期望其有源区中在面内(in-plain)方向引入压应力，以提高载流子迁移率。另外，还期望在其有源区中的异面(out-of-plain)方向引入张应力，类似地，这也可以提高载流子迁移率。

这里，所述面内方向可以包括在与沟道区的上表面基本共面或平行(或者与栅极的下表面基本平行)的面内的方向，例如，如图1a和1b中所示的x方向和y方向。所述异面方向包括与有源区(或者沟道区)的上表面相交(例如，基本垂直)的方向，例如，如图1a和1b中所示的z方向。

应力会导致衬底(例如，诸如硅的半导体的衬底)的晶格点阵的压缩(compression)或扩张(expansion)，从而导致载流子的迁移率发生改变。

然而，如前所述的，现有技术中的提高载流子迁移率的工艺流程复杂，且制造成本较高。

本申请的发明人在深入的研究之后，提出了本公开的发明，来以工艺简化、成本节约的方式在半导体装置中引入应力。

根据本公开的一些实施例，提供了一种半导体装置的制造方法。下面结合图2a-2i对该方法的步骤进行详细说明。图2a-2i示出了根据本公开实施例的半导体装置的制作方法的部分步骤的部分示意截面图。

如图2a所示，提供衬底101。根据不同的实施例，衬底101可以是不同类型的衬底。例如衬底101可以是体(bulk)半导体衬底，或者可以是包括基底层和在基底成上的半导体层的衬底，例如soi衬底等。衬底101可以包括由任意半导体材料形成的半导体层，例如但不限于：单质半导体，例如硅、锗等；或者化合物半导体层，例如ii-iv族半导体或iii-v族半导体，氧化物半导体等。

如图2b所示，在衬底101中形成第一沟槽202。在一些实施例中，第一沟槽202可以用于隔离器件，例如隔离第一类型的晶体管的有源区。这里第一类型的晶体管可以是n型晶体管或p型晶体管。在一些实施例中，在所述衬底中形成第一沟槽可以包括：在所述衬底上形成图案化的掩模(图中未示出)；以及利用所述掩模对所述衬底进行蚀刻，以形成所述第一沟槽。

如图2c所示，在所述第一沟槽202中形成第一绝缘填充物103。第一填充物103被配置为能够对与其相邻的有源区施加应力。第一绝缘填充物103还用于隔离器件。在第一绝缘填充物103用于隔离n型晶体管(也即，第一绝缘填充物103与n型晶体管的有源区相邻)的情况下，第一填充物103可被配置为能够对与其相邻的n型晶体管的有源区施加(或引起)张应力。在第一绝缘填充物103用于隔离p型晶体管(也即，第一绝缘填充物103与p型晶体管的有源区相邻)的情况下，第一填充物103可被配置为能够对与其相邻的p型晶体管的有源区施加(或引起)压应力。

在一些具体实施例中，在所述第一类型的晶体管是p型(例如，pmos)晶体管的情况下，可以通过如下方式在所述第一沟槽中形成第一填充物。首先，通过高纵横比等离子(harp)沉积工艺在所述衬底上形成硅的氧化物，所形成的硅的氧化物至少填充所述第一沟槽。之后，对所述硅的氧化物进行去除处理，以保留填充在所述第一沟槽中的硅的氧化物。从而形成第一填充物103。第一填充物103可以由硅的氧化形成。

在一些具体实施例中，在所述第一类型的晶体管是nmos晶体管的情况下，可以通过如下方式在所述第一沟槽中形成第一填充物。首先，通过高密度等离子(hdp)沉积工艺来在所述衬底上形成硅的氧化物，所形成的硅的氧化物填充所述第一沟槽。之后，对所述硅的氧化物进行去除处理，以保留填充在所述第一沟槽中的硅的氧化物。

这里，需要说明的是，本申请的发明人经大量的研究和实验发现，通过高纵横比等离子(harp)沉积工艺来形成隔离(诸如sti)，可以对p型晶体管引入期望类型的应力；另外，通过高密度等离子(hdp)沉积工艺来形成隔离(诸如sti)，可以对n型晶体管引入期望类型的应力。本申请的发明人还发现，通过上述方式引入的应力，随着制造工艺的特征尺寸的减小而变得更加明显，从而使得其可以被利用来为半导体器件(诸如晶体管)引入应力。作为一个非限制性的示例，随着制造工艺的特征尺寸减小而接近90nm节点，可以通过上述方式在器件中引入明显的应力。这里应理解，该尺寸节点仅仅是作为示例，本公开并不限于此。

之后，如图2d所示，在所述衬底中形成第二沟槽204。第二沟槽202可以用于隔离器件，例如隔离第二类型的晶体管的有源区。这里第二类型的晶体管可以是n型晶体管或p型晶体管。在一些实施例中，在所述衬底中形成第二沟槽包括：在所述衬底上形成图案化的掩模(图中未示出)；以及利用所述掩模对所述衬底进行蚀刻，以形成所述第二沟槽。

之后，如图2e所示，在所述第二沟槽202中形成第二绝缘填充物103。第二填充物105被配置为能够对与其相邻的有源区施加应力。第二绝缘填充物105还用于隔离器件。在第二绝缘填充物105用于隔离n型晶体管(也即，第二绝缘填充物105与n型晶体管的有源区相邻)的情况下，第二填充物105可被配置为能够对与其相邻的n型晶体管的有源区施加(或引起)张应力。在第二绝缘填充物105用于隔离p型晶体管(也即，第二绝缘填充物105与p型晶体管的有源区相邻)的情况下，第二填充物105可被配置为能够对与其相邻的p型晶体管的有源区施加(或引起)压应力。

在一些具体实施例中，在所述第二类型的晶体管是p型(例如，pmos)晶体管的情况下，可以通过如下方式在所述第二沟槽中形成第二填充物。首先，通过高纵横比等离子(harp)沉积工艺在所述衬底上形成硅的氧化物，所形成的硅的氧化物至少填充所述第二沟槽。之后，对所述硅的氧化物进行去除处理，以保留填充在所述第二沟槽中的硅的氧化物。从而形成第二填充物105。第二填充物105可以由硅的氧化形成。

在一些具体实施例中，在所述第二类型的晶体管是nmos晶体管的情况下，可以通过如下方式在所述第二沟槽中形成第二填充物。首先，通过高密度等离子(hdp)沉积工艺来在所述衬底上形成硅的氧化物，所形成的硅的氧化物填充所述第二沟槽。之后，对所述硅的氧化物进行去除处理，以保留填充在所述第二沟槽中的硅的氧化物。

高纵横比等离子(harp)沉积工艺以及高密度等离子(hdp)沉积工艺可以采用本领域中已知的工艺。因此，这里不再就其细节进行进一步的讨论。

之后，可以在形成了第一填充物和第二填充物的衬底的基础上来制作器件(例如，晶体管)。

可选地，可以在衬底中形成用于器件的阱区。如图3f所示，在衬底中形成用于n型晶体管的阱区104。并在衬底中形成用于p型晶体管的阱区106。本领域技术人员容易理解，阱区可以通过例如等离子注入工艺在衬底中形成。因此，这里不再就其细节进行进一步的讨论。

另外，尽管在图2f中示出了n型晶体管的阱区104和用于p型晶体管的阱区106两者，然而本领域技术人员将容易理解，根据不同的应用，可以仅形成其中一者，或者两者都不形成。

之后，在衬底上形成用于晶体管的栅极结构，其可以包括栅极绝缘层和在栅极绝缘层上的栅极。如图3g所示，可以在衬底上形成第一类型(例如n型)晶体管的栅极绝缘层107和栅极108，以及用于第二类型(例如p型)晶体管的栅极绝缘层109和栅极110。

之后，形成用于栅极结构的隔离件(spacer)。如图3h所示，在衬底上，在栅极结构的侧面形成用于各自晶体管的隔离件206和208。

之后，可以通过例如自对准的方式来形成源区和漏区。如图3i所示，通过自对准的方式，进行离子注入，从而形成各自晶体管的源/漏区111和113。从而形成晶体管。在图中仅示例性地示出了两个晶体管以及其形成过程；应理解，本公开并不限于此。

应理解，图2g-2i仅仅是示出了一种示例性的形成晶体管器件的方法，本发明并不限于示例。本领域技术人员将明了，可以采用多种多样的已知的或未来开发的方法来基于所示的衬底形成器件。

如图中所示的，在一些实施例中，所示第一类型晶体管(第一晶体管)的有源区可以设置在两个所述第一沟槽之间。所示第二类型的晶体管(第二晶体管)的有源区可以设置在两个所述第二沟槽之间。

图3示出了根据本公开一些实施例的半导体装置的部分示意截面图。图3所示的半导体装置的结构基本与图2i所示的相同，区别之一在于，在图3中示例性地示出了一些掺杂区的类型。上面就图2a-2i所进行的说明可以同样地或者适应性地应用于此。因此，这里不再进行重复说明。

如图3所示，第一导电类型的晶体管(即，图中左侧的晶体管)的阱区104是n型的，其源区和漏区是p型的。图中所示的p+型，表示该掺杂区的导电类型为p型，但掺杂浓度相对较高。第二导电类型的晶体管(即，图中右侧的晶体管)的阱区104是p型的，其源区和漏区是n型的。图中所示的n+型，表示该掺杂区的导电类型为p型，但掺杂浓度相对较高。

图4示出了根据本公开一些实施例的半导体装置的部分截面图。图4所示的半导体装置的结构基本与图2i和图3所示的相同，区别之一在于，在图4中仅示出了用于一种类型的晶体管的阱区。上面就图2a-2i和图3所进行的说明可以同样地或者适应性地应用于此。因此，这里不再进行重复说明。

以上已经描述了本公开的各种实施例，但是上述说明仅仅是示例性的，并非穷尽性的，并且本发明也不限于所公开的各种实施例。

应理解，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。

在适合的情况下，在此公开的各实施例可以任意组合，而不脱离本发明的精神和范围。根据本发明在此的教导，相关技术领域的普通技术人员可以容易地想到许多修改和变化，这些修改和变化也被涵盖在本发明的精神和范围内。本发明的范围由所附权利要求来限定。