半导体集成电路的制造方法与流程

本发明涉及一种半导体集成电路的制造方法，特别涉及一种电力用的半导体集成电路(功率ic)的制造方法。

背景技术：

作为车载等用的高端(highside)型功率ic的构造例，已知在同一n型基板上制作输出级用的纵向型n沟道mosfet以及控制电路用的横向型mosfet而成的单片式的集成构造(单片式ic)。n型基板的背面侧是纵向型mosfet的漏极端子，与用于连接电池的电源电压端子(vcc端子)连接。如果将n型基板固定为电源电压，则需要在n型基板的上部形成p型阱区、n型阱区、p⁺型阱区的三层扩散构造(多层接合构造)，使得形成能够在浮动电位下使用的电路用的横向型p沟道mosfet。

在车载等用的情况下，对于高端型功率ic的vcc端子，一般要求50v～60v左右以上的耐压。在向n型基板与p型阱区之间施加了高电压的情况下，需要防止在由n型基板、p型阱区、n型阱区构成的n-p-n多层接合构造中发生穿通。另外，在电路中使用横向型p沟道mosfet的情况下，向n型阱区与p型阱区之间施加10v～30v左右的电压。因此，也需要防止在由p⁺型区、n型阱区、p型阱区构成的p-n-p多层接合构造中发生穿通。

然而，存在以下问题：在通过一般的离子注入工序和热扩散工序来分别形成p型阱区和n型阱区的情况下，n-p-n多层接合构造的穿通耐压与p-n-p多层接合构造的穿通耐压处于彼此折衷(trade-off)的关系，难以确保针对工艺产生偏差时的要求规格的耐压特性余量。

在专利文献1中记载了：在半导体基板内形成扩散层之后，在扩散层上形成热氧化膜，吸出半导体基板表面附近的剩余的杂质。在专利文献2中记载了：在双重注入了p型杂质离子和n型杂质离子的区生长热氧化膜，进行p型杂质向氧化膜的吸出和n型杂质向硅表面的蓄积，来在基板表面附近形成n型区。在专利文献3中记载了：通过在形成场绝缘膜后进行用于形成低浓度漏极区的离子注入，来防止伴随场绝缘膜形成的杂质的吸出。在专利文献4中记载了：在双极晶体管的基极区表面形成硅化物膜，通过硼吸出效应来减小基极区的表面杂质浓度。在专利文献5中记载了：在通过第一处理温度的热氧化来形成栅极氧化膜后，通过比第一处理温度高的第二处理温度的热处理，来使在栅极氧化膜的形成过程中堆积(pileup)的磷(p)和被吸出的硼(b)重新分布。在这些专利文献1～5中均未考虑上述问题。

专利文献1：日本特开昭49-24676号公报

专利文献2：日本特开昭53-10282号公报

专利文献3：日本特开2006-253334号公报

专利文献4：日本特开平6-21072号公报

专利文献5：日本专利第5515821号公报

技术实现要素：

发明要解决的问题

鉴于上述问题，本发明的目的在于提供如下的半导体集成电路的制造方法：在包含彼此相反导电型的多个多层接合构造的半导体集成电路中，能够改善处于彼此折衷的关系的相反导电型的多层接合构造的穿通耐压，容易确保针对工艺偏差的耐压特性余量。

用于解决问题的方案

本发明的一个方式的主旨在于一种半导体集成电路的制造方法，该半导体集成电路的制造方法包括以下工序：(a)在第一导电型的支承层的上部形成第二导电型的第一阱区；(b)通过热氧化法来在第一阱区上形成氧化膜，从而选择性地使第一阱区的上表面侧的第二导电型的杂质浓度下降；(c)去除氧化膜；(d)在第一阱区的上部形成第一导电型的第二阱区；(e)在第二阱区上集成具有第二导电型的主电极区的半导体元件。

本发明的其它方式的主旨在于一种半导体集成电路的制造方法，该半导体集成电路的制造方法包括以下工序：(a)在第一导电型的支承层的上部形成第二导电型的第一阱区；(b)在第一阱区的上部形成第一导电型的第二阱区；(c)通过热氧化法来在第二阱区上形成氧化膜，从而选择性地使第二阱区的上表面侧的第二导电型的杂质浓度下降；(d)去除氧化膜；(e)在第二阱区上集成具有第二导电型的主电极区的半导体元件。

发明的效果

根据本发明，能够提供如下的半导体集成电路的制造方法：在包含彼此相反导电型的多个多层接合构造的半导体集成电路中，能够改善处于彼此折衷的关系的多层接合构造的穿通耐压，容易确保针对工艺偏差的耐压特性余量。

附图说明

图1是表示本发明的实施方式所涉及的半导体集成电路的一例的主要部分截面图。

图2是表示本发明的实施方式所涉及的半导体集成电路的一例的等效电路图。

图3是表示比较例所涉及的半导体集成电路的在从表面起的深度方向上的杂质浓度分布的曲线图。

图4是表示本发明的实施方式所涉及的半导体集成电路的在从表面起的深度方向上的杂质浓度分布的曲线图。

图5a是表示本发明的实施方式所涉及的半导体集成电路的制造方法的一例的工序截面图。

图5b是表示与图5a对应的杂质浓度分布的曲线图。

图6a是表示本发明的实施方式所涉及的半导体集成电路的制造方法的一例的接着图5a的工序截面图。

图6b是表示与图6a对应的杂质浓度分布的曲线图。

图7a是表示本发明的实施方式所涉及的半导体集成电路的制造方法的一例的接着图6a的工序截面图。

图7b是表示与图7a对应的杂质浓度分布的曲线图。

图8是表示本发明的实施方式所涉及的半导体集成电路的制造方法的一例的接着图7a的工序截面图。

图9是表示本发明的实施方式所涉及的半导体集成电路的制造方法的一例的接着图8的工序截面图。

图10是表示本发明的实施方式所涉及的半导体集成电路的制造方法的一例的接着图9的工序截面图。

图11a是表示本发明的实施方式所涉及的半导体集成电路的制造方法的一例的接着图10的工序截面图。

图11b是表示与图11a对应的杂质浓度分布的曲线图。

图12a是表示本发明的实施方式所涉及的半导体集成电路的制造方法的一例的接着图11a的工序截面图。

图12b是表示与图12a对应的杂质浓度分布的曲线图。

图13是表示本发明的实施方式所涉及的半导体集成电路的制造方法的一例的接着图12a的工序截面图。

图14是表示本发明的实施方式所涉及的半导体集成电路的制造方法的一例的接着图13的工序截面图。

图15是表示本发明的实施方式所涉及的半导体集成电路的制造方法的一例的接着图14的工序截面图。

图16是表示本发明的实施方式所涉及的半导体集成电路的制造方法的一例的接着图15的工序截面图。

图17a是表示本发明的实施方式的变形例所涉及的半导体集成电路的制造方法的一例的工序截面图。

图17b是表示与图17a对应的杂质浓度分布的曲线图。

附图标记说明

11：半导体基板；12：支承层；13：阱区；14、14a、14b、23、27：源极区；15a、15b：基极接触区；16：沟槽；17、25：栅极绝缘膜；18、26、29：栅极电极；19：层间绝缘膜；21：第一阱区；22：第二阱区；24、28：漏极区；30：场氧化膜；31、34：光致抗蚀剂膜；32、35：氧化膜；100：电路部；101：横向型p沟道mosfet；102：横向型n沟道mosfet；200：输出级部；201：纵向型n沟道mosfet。

具体实施方式

下面，参照附图来说明本发明的实施方式。在下面的说明中所参照的附图记载中，对相同或类似的部分标注相同或类似的标记。但是，应该注意的是，附图是示意性的，厚度与平面尺寸之间的关系、各层之间的厚度比率等与实际情况不同。因而，应该参酌下面的说明来判断具体的厚度、尺寸。另外，在附图彼此之间也包括彼此的尺寸关系、比率不同的部分，这是不言而喻的。

在本发明的实施方式中，将各种半导体元件以单片方式集成于半导体集成电路。在本发明的实施方式中，关于这些被集成的半导体元件的“第一主电极区”，在场效应晶体管(fet)、静电感应晶体管(sit)中，“第一主电极区”是指作为源极区或漏极区中的任一方的半导体区。在被集成的半导体元件为绝缘栅型双极晶体管(igbt)时，“第一主电极区”是指作为发射极区和集电极区中的任一方的半导体区。另外，在被集成的半导体元件为静电感应晶闸管(si晶闸管)、门极可关断晶闸管(gto)时，“第一主电极区”是指作为阳极区和阴极区中的任一方的半导体区。关于“第二主电极区”，如果被集成的半导体元件为fet、sit，则“第二主电极区”是指作为源极区或漏极区中的未作为上述第一主电极区的一方的半导体区。在igbt中，“第二主电极区”是指作为发射极区或集电极区中的未作为上述第一主电极区的一方的区。在si晶闸管、gto中，“第二主电极区”是指作为阳极区或阴极区中的未作为上述第一主电极区的一方的区。像这样，如果被集成的半导体元件的“第一主电极区”是源极区，则“第二主电极区”是指漏极区。如果“第一主电极区”是发射极区，则“第二主电极区”是指集电极区。如果“第一主电极区”是阳极区，则“第二主电极区”是指阴极区。也存在如下情况：在由misfet等作为对称构造的半导体元件的情况下，如果将偏置关系互换，则能够将“第一主电极区”的功能与“第二主电极区”的功能互换。并且，在本说明书中，在仅记载为“主电极区”的情况下，概括性指第一主电极区和第二主电极区中的任一方。

另外，在下面的说明中的对上下等方向的定义只是为了便于说明，并不限定本发明的技术思想。例如，如果将对象旋转90°来观察，则上下被改称为左右来读，如果将对象旋转180°来观察，则上下被反过来读，这是不言而喻的。

另外，在下面的说明中，例示性地说明第一导电型为n型、第二导电型为p型的情况。但是，也可以将导电型选择为相反关系，将第一导电型设为p型，将第二导电型设为n型。另外，附加标注于n、p的“+”和“-”是指相比于未附加标注“+”和“-”的半导体区的杂质浓度而言杂质浓度分别相对高或相对低的半导体区。但是，在附图的表现中，即使是附加标注了相同的“n”和“n”的半导体区，也并不意味着各个半导体区的杂质浓度严格相同。

<半导体集成电路>

作为本发明的实施方式所涉及的半导体集成电路的一例，说明成为车载用的优选规格的高端型功率ic。如图1所示，本发明的实施方式所涉及的半导体集成电路是在同一半导体芯片上具备输出级部200和电路部100的单片式的功率ic，其中，输出级部200具有功率半导体元件，电路部100具有控制电路用的半导体元件、电路元件以及保护元件等。在图1中，例示了在输出级部200集成有输出级用的纵向型功率半导体元件的构造。

在下面的说明中，例示性地说明构成半导体芯片的半导体基体(11、12)将由硅(si)构成的半导体材料作为母材的情况，但是母材不限定于si。另外，在图1中，例示了以下构造：半导体基体(11、12)是在由第一导电型的高杂质浓度(n⁺型)的半导体基板(si晶圆)构成的背面接触层11上外延生长杂质浓度比背面接触层11的杂质浓度低(n^-型)的支承层12而成的。此外，也可以通过离子注入、热扩散来在作为支承层12的n^-型的半导体基板(si晶圆)的背面形成由n⁺型的扩散层构成的背面接触层11来构成半导体基体(11、12)。

在将半导体基板设为背面接触层11的情况下，只要背面接触层11的杂质浓度例如为2×10¹⁸cm^-3～1×10¹⁹cm^-3左右，就能够容易地在市场上得到。在该情况下，能够将支承层12的杂质浓度例如选择为1×10¹⁴cm^-3～1×10¹⁶cm^-3左右，在此例如为1×10¹⁵cm^-3～1×10¹⁶cm^-3左右。在由n^-型的半导体基板构成的支承层12的背面以n⁺型的扩散层形成背面接触层11的情况下，能够将背面接触层11的杂质浓度设为5×10¹⁸cm^-3～1×10²¹cm^-3左右。此外，背面接触层11的杂质浓度也可以是不固定的，也可以是在背面接触层11与同背面接触层11连接的背面电极(图示省略)之间的界面处背面接触层11的杂质浓度高到1×10²¹cm^-3左右这样的分布。例如也可以是在支承层12侧的5×10¹⁸cm^-3～2×10¹⁹cm^-3左右的层与在背面电极侧的3×10¹⁹cm^-3～1×10²¹cm^-3左右的层的复合构造。

在图1的右侧示出的输出级部200中设置有沟槽栅极型的纵向型n沟道mosfet(下面称为“纵向型元件”。)201来作为功率半导体元件。纵向型元件201使背面接触层11作为漏极区发挥作用，使支承层12作为漂移层发挥作用。在背面接触层11的背面侧配置有作为漏极电极的背面电极(图示省略)，背面接触层11的背面与电源电压端子vcc连接。

在输出级部200中，在支承层12的上部设置有第二导电型(p型)的阱区13来作为基极区(体区)。在阱区13的上部，选择性地设置有杂质浓度比支承层12的杂质浓度高的n⁺型的源极区14a、14b。并且，在阱区13的上部以与源极区14a、14b分别相接的方式选择性地设置有p⁺型的基极接触区15a、15b。在基极接触区15a、15b及源极区14a、14b上配置有源极电极布线(图示省略)，基极接触区15a、15b及源极区14a、14b与输出端子out连接。

设置有从支承层12的上表面贯通源极区14a、14b和阱区13的沟槽16。在沟槽16内，隔着栅极绝缘膜17埋入有栅极电极18，构成纵向型的控制电极构造(17、18)。栅极电极18隔着栅极绝缘膜17对阱区13的与栅极绝缘膜17接触的沟槽侧面侧的电势进行静电控制，由此在作为基极区(体区)的阱区13的沟槽侧面侧形成反转沟道。在图1的截面上，例示了在栅极电极18等上配置有由添加了磷和硼的硅氧化膜(bpsg膜)等构成的层间绝缘膜19的构造。

另一方面，在图1的左侧示出的电路部100中设置有横向型p沟道mosfet(下面称为“第一横向型元件”。)101和横向型n沟道mosfet(下面称为“第二横向型元件”。)102来作为控制电路用的半导体元件。利用第一横向型元件101和第二横向型元件102集成互补型mos(cmos)来作为控制电路的一部分。

第一横向型元件101具备：第二导电型(p型)的第一阱区21，其设置于支承层12的上部；以及第一导电型(n型)的第二阱区22，其设置在第一阱区21的内侧且设置在第一阱区21的上部，第二阱区22的杂质浓度比支承层12的杂质浓度高。第一阱区21的杂质浓度例如为1×10¹⁶cm^-3～1×10¹⁷cm^-3左右，第二阱区22的杂质浓度例如为1×10¹⁶cm^-3～1×10¹⁷cm^-3左右。在第二阱区22的上部以彼此相离的方式选择性地设置有杂质浓度比第一阱区21的杂质浓度高的第二导电型(p⁺型)的第一主电极区(源极区)23和第二主电极区(漏极区)24。

即，第一横向型元件101在支承层12的上部以p型的第一阱区21、n型的第二阱区22以及p⁺型的源极区23和漏极区24这3层扩散构造来构成p-n-p多层接合构造。通过p-n-p多层接合构造，作为第一横向型元件101的背栅区的第二阱区22与支承层12电绝缘分离，从而在浮动电位下使用。

在第二阱区22上配置有横向型的控制电极构造(25、26)。控制电极构造(25、26)具备设置于在源极区23与漏极区24之间的第二阱区22上的栅极绝缘膜25以及配置在栅极绝缘膜25上的控制电极(栅极电极)26。栅极电极26隔着栅极绝缘膜25对第二阱区22的表面电势进行静电控制，由此在第二阱区22的表层形成反转沟道。

作为栅极绝缘膜25，例如能够使用sio2膜等，但是除了sio2膜以外也能够使用氮氧化硅(sion)膜、锶氧化物(sro)膜、硅氮化物(si3n4)膜、铝氧化物(al2o3)膜。或者也可以是镁氧化物(mgo)膜、钇氧化物(y2o3)膜、铪氧化物(hfo2)膜、锆氧化物(zro2)膜、钽氧化物(ta2o5)膜、铋氧化物(bi2o3)膜。还能够使用选择这些单层膜中的几个单层膜来将多个单层膜进行层叠而成的复合膜等。

例如能够使用导入了高浓度的n型杂质的多晶硅来作为栅极电极26的材料，但是除了多晶硅以外，还能够使用钨(w)、钼(mo)、钛(ti)等高熔点金属或者高熔点金属与多晶硅的硅化物。并且，栅极电极26的材料也可以是作为多晶硅与高熔点金属的硅化物的复合膜的多晶硅金属硅化物。在源极区23上配置有由铝等金属材料构成的第一主电极布线(源极电极布线)。在漏极区24上配置有由铝等金属材料构成的第二主电极布线(漏极电极布线)。

第二横向型元件102以与第一横向型元件101分离的方式设置于第一阱区21的上部。在第一阱区21的上部以彼此相离的方式选择性地设置有杂质浓度比支承层12的杂质浓度高的n⁺型的第一主电极区(源极区)27和第二主电极区(漏极区)28。在第一阱区21上配置有横向型的控制电极构造(25、29)。控制电极构造(25、29)具备设置于在源极区27与漏极区28之间的第一阱区21上的栅极绝缘膜25以及配置在栅极绝缘膜25上的控制电极(栅极电极)29。栅极电极29隔着栅极绝缘膜25对第一阱区21的表面电势进行静电控制，由此在第一阱区21的表层形成反转沟道。另外，在电路部100侧的支承层12的上表面选择性地设置有场氧化膜30。

图2示出了本发明的实施方式所涉及的半导体集成电路的等效电路图。根据图2也能够理解，本发明的实施方式所涉及的半导体集成电路具备电路部100和输出级部200。图1所示的第一横向型元件101及第二横向型元件102与图2所示的电路部100中包含的mos晶体管t1、t2对应。mos晶体管t1、t2与例如对输出级部200进行驱动的驱动电路的一部分相当。图1所示的纵向型元件201与图2所示的输出级部200的mos晶体管t0对应。mos晶体管t0与回流二极管d1连接。mos晶体管t0的源极端子与输出端子out连接，mos晶体管t0的漏极端子与电源电压端子vcc连接。

在车载用的规格下，对于电源电压端子vcc，一般要求50v～60v左右以上的耐压。在图1所示的第一横向型元件101中，在向支承层12与第二阱区22之间施加了高电压的情况下，需要防止在由n型的支承层12、p型的第一阱区21、n型的第二阱区22构成的n-p-n多层接合构造中发生穿通(图1中用箭头a1进行图示)。

由p⁺型的源极区23、n型的第二阱区22、p型的第一阱区21构成p-n-p的源极侧多层接合构造。同样地，由p⁺型的漏极区24、n型的第二阱区22、p型的第一阱区21构成p-n-p的漏极侧多层接合构造。在车载用的规格的控制电路中使用第一横向型元件101时，向第二阱区22与第一阱区21之间施加10v～30v左右的电压。因此，需要防止在上述的源极侧多层接合构造和漏极侧多层接合构造的各多层接合构造中发生穿通(在图1中用箭头a2图示于漏极侧多层接合构造)。

图3示出了与沿着图1的a-a线切断源极区23、第二阱区22、第一阱区21以及支承层12的深度方向对应的、比较例所涉及的半导体集成电路的杂质浓度分布(扩散分布)。在图3的比较例所涉及的半导体集成电路的杂质浓度分布中，通过一般的离子注入工序和热扩散工序来形成第一横向型元件101的第一阱区21和第二阱区22。此外，图1的a-a线与p-n-p多层接合构造的切断源极区23的深度方向对应，但是沿着p-n-p多层接合构造的切断漏极区24的深度方向的杂质浓度分布也是一样的。在图3中示出支承层12的n型掺杂物的杂质浓度、第一阱区21的p型掺杂物的杂质浓度、第二阱区22的n型掺杂物的杂质浓度、源极区23的p型掺杂物的杂质浓度。第一阱区21的p型掺杂物的杂质浓度在第一阱区21的上表面侧成为表面浓度(峰值浓度)d1。

由n型的支承层12、p型的第一阱区21、n型的第二阱区22构成的n-p-n多层接合构造中的穿通耐压是由图3的中央附近的用斜线示出的区域的积分电荷量qp来决定的。用于定义积分电荷量qp的用斜线示出的区域是由(a)支承层12的n型掺杂物的杂质浓度、(b)第一阱区21的p型掺杂物的杂质浓度、以及(c)第二阱区22的n型掺杂物的杂质浓度这三方的分布围起来的。n-p-n多层接合构造中的穿通耐压与积分电荷量qp的平方大致成正比，积分电荷量qp越大，则n-p-n多层接合构造中的穿通耐压越高。

另一方面，由p⁺型的源极区23、n型的第二阱区22、p型的第一阱区21构成的p-n-p多层接合构造以及由p⁺型的漏极区24、n型的第二阱区22、p型的第一阱区21构成的p-n-p多层接合构造中的穿通耐压是由在图3的上方侧用斜线示出的区域的积分电荷量qn来决定的。用于定义积分电荷量qn的用斜线示出的区域是由(a)第一阱区21的p型掺杂物的杂质浓度、(b)第二阱区22的n型掺杂物的杂质浓度、以及(c)源极区23的p型掺杂物的杂质浓度这三方的分布围起来的。p-n-p多层接合构造中的穿通耐压与积分电荷量qn的平方大致成正比，积分电荷量qn越大，则p-n-p多层接合构造中的穿通耐压越高。

如果想要增大积分电荷量qn以提高p-n-p多层接合构造中的穿通耐压，则需要在用于形成第二阱区22的离子注入时增大剂量，使得以高杂质浓度且深地形成第二阱区22。此时，第一阱区21的杂质浓度被第二阱区22补偿(抵消)的部分增大。当发生p型杂质与n型杂质的补偿时，积分电荷量qp减小，因此n-p-n多层接合构造中的穿通耐压下降。即，在比较例所涉及的半导体集成电路中，处于当增大积分电荷量qp时积分电荷量qn减小，p-n-p多层接合构造中的穿通耐压下降的折衷的关系，难以确保针对工艺产生偏差时的要求规格的耐压特性余量。

在此，当通过热氧化在设置于由si构成的半导体基板的扩散层上形成氧化膜时，硼(b)、二氟化硼(bf2)等p型杂质被吸出到氧化膜，在氧化膜与半导体基板之间的界面附近，p型杂质的浓度有下降的倾向。另一方面，磷(p)或砷(as)等n型杂质发生偏析(堆积(pile-up))，在氧化膜与半导体基板之间的界面附近，n型杂质的浓度有局部地增高的倾向。因此，本发明人积极地利用该现象，发现了以下方法：通过在形成本发明的实施方式所涉及的半导体集成电路的第一横向型元件101的第一阱区21之后追加热氧化工序，来将第一阱区21的上表面侧的p型杂质吸出到氧化膜，从而选择性地使第一阱区21的上表面侧的p型杂质浓度下降。

图4示出在形成第一横向型元件101的第一阱区21后追加了热氧化工序的情况下的、在沿着图1的a-a线切断源极区23、第二阱区22、第一阱区21以及支承层12的深度方向上的杂质浓度分布(扩散分布)。在图4中示出了支承层12的n型掺杂物的杂质浓度、第一阱区21的p型掺杂物的杂质浓度、第二阱区22的n型掺杂物的杂质浓度、源极区23的p型掺杂物的杂质浓度。第一阱区21的p型掺杂物的杂质浓度在第一阱区21的上表面侧成为表面浓度(峰值浓度)d2。另外，图4中也示出了图3所示的比较例的情况下的第一阱区21的上表面侧的表面浓度(峰值浓度)d1。

如图4所示，通过使第一阱区21的上表面侧的p型掺杂物被吸出到氧化膜，第一阱区21的上表面侧(与氧化膜之间的界面附近)的p型掺杂物的杂质浓度选择性地下降，第一阱区21的上表面侧的杂质浓度分布在深度方向上变得平坦。由于杂质浓度分布在深度方向上平坦化，因此图4的第一阱区21的上表面侧的表面浓度(峰值浓度)d2比比较例的表面浓度d1低。其结果，能够使由(a)第一阱区21的p型掺杂物的杂质浓度、(b)第二阱区22的n型掺杂物的杂质浓度、以及(c)源极区23的p型掺杂物的杂质浓度这三方的分布围起来的用斜线示出的区域的积分电荷量qn增大。因而，能够提高p-n-p多层接合构造中的穿通耐压。

另一方面，第一阱区21的底部侧的p型掺杂物的杂质浓度被维持，因此由(a)支承层12的n型掺杂物的杂质浓度、(b)第一阱区21的p型掺杂物的杂质浓度、以及(c)第二阱区22的n型掺杂物的杂质浓度这三方的分布围起来的用斜线示出的区域的积分电荷量qp的值被维持，能够确保n-p-n多层接合构造中的穿通耐压。因而，能够改善n-p-n多层接合构造与p-n-p多层接合构造之间的穿通耐压的折衷的关系。并且，即使以n型掺杂物的表面浓度(峰值浓度)减小的方式调整第二阱区22的总电荷量，也能够防止积分电荷量qn下降，因此在确保p-n-p多层接合构造中的穿通耐压的同时，也能够降低作为第一横向型元件101的mosfet的栅极阈值电压vth。并且，由于第一阱区21的上表面侧的杂质浓度分布在深度方向上平坦化，因此即使n型掺杂物的杂质浓度产生偏差，也能够抑制积分电荷量qn的变动。

<半导体集成电路的制造方法>

接着，参照图1、图5a～图16来说明本发明的实施方式所涉及的半导体集成电路的制造方法的一例。下面，主要着眼于图1所示的电路部100的第一横向型元件101进行说明。图5a、图6a、图7a、图11a、图12a中的a-a线与图1所示的a-a线的位置对应。此外，下面说明的半导体集成电路的制造方法是一例，也能够通过除此以外的各种方法来制造本发明的实施方式所涉及的半导体集成电路。

首先，准备由n⁺型的硅(si)构成的半导体基板(si晶圆)来作为背面接触层11，在该背面接触层11上外延生长n^-型的支承层12，由此形成双层构造的半导体基体(11、12)(参照图1。)。此外，也可以是，通过离子注入、热扩散在作为支承层12的n^-型的半导体基板(si晶圆)的背面形成由n⁺型的扩散层构成的背面接触层11，来构成半导体基体(11、12)。在由半导体基板构成支承层12时半导体基板的厚度成为问题的情况下，也可以是，在通过直接接合法等使n⁺型的si晶圆粘贴在背面接触层11侧进行加强之后，进行对作为支承层12的半导体基板的厚度调整。

接着，在支承层12上涂布光致抗蚀剂膜31，如图5a所示那样，使用光刻技术来对光致抗蚀剂膜31进行图案形成。将被进行图案形成后的光致抗蚀剂膜31用作离子注入用掩模，将硼(b)离子等呈p型的杂质离子选择性地注入到支承层12的上表面。接着，去除被用作离子注入用掩模的光致抗蚀剂膜31。接着，虽然省略了图示，但是使用同样的光刻技术来向与图1所示的纵向型元件201对应的部分的基极区(体区)选择性地注入呈p型的杂质离子。此外，也可以在被用作离子注入用掩模的光致抗蚀剂膜31上设置用于形成作为基极区(体区)的阱区13的开口，同时进行离子注入。对于向基极区(体区)的离子注入，既可以如上所述那样连续或同时地进行，也可以在后述的沟槽形成工序后进行。之后，通过热处理来使杂质离子活化。图5b示出了热处理的初始状态下的、与支承层12对应的部分在沿着图5a所示的a-a线的深度方向上的杂质浓度分布。

之后，进一步继续热处理，使p型杂质热扩散至期望的深度(图6a)。在进行了向基极区(体区)的离子注入的情况下，在与图1所示的纵向型元件201对应的部分，也同样地将作为基极区(体区)的阱区13形成为期望的深度。在图6a中是通过不同条件的两个工序来对阱区21和阱区13进行了离子注入的例子。图6b示出了支承层12的部分在沿着图6a所示的a-a线的深度方向上的杂质浓度分布。如图6b所示，p型杂质的杂质浓度分布中的表面浓度为d1。

之后，如图7a所示，通过例如900℃～1100℃左右的热氧化法，来在第一阱区21上形成由sio2膜构成的300nm～600nm左右的氧化膜32。在300nm左右以上的氧化膜32的厚度的情况下，作为热氧化，从氧化速度的观点出发，优选水蒸气氧化，但是例如也可以使用导入氧气来进行的干式氧化、使氧气和氢气燃烧来进行的高温氧化(pyrooxidation)等。

图7b示出了支承层12的部分在沿着图7a所示的a-a线的深度方向上的杂质浓度分布。如图7b所示，p型杂质被氧化膜32吸出，第一阱区21的上表面附近的表面浓度从d1下降至d3。随着表面浓度从d1下降至d3的杂质浓度分布的变化，第一阱区21的杂质浓度分布在图7b中为向右方凸出的杂质浓度分布。位于图7b的向右方凸出的杂质浓度分布的顶部的、稍远离上表面的位置的上表面附近的第一阱区21的杂质浓度分布在深度方向上平坦化。能够根据氧化膜32的厚度和热氧化工序的温度等来对被氧化膜32吸出的p型杂质的量进行调整。例如，使氧化膜32的厚度越厚，被氧化膜32吸出的p型杂质的量越多。另外，使热氧化工序的温度越高，被氧化膜32吸出的p型杂质的量越多。

接着，在氧化膜32上涂布光致抗蚀剂膜33，使用光刻技术来对光致抗蚀剂膜33进行图案形成。将被进行图案形成后的光致抗蚀剂膜33用作蚀刻掩模，通过反应性离子蚀刻(rie)等干式蚀刻等来如图8所示那样对氧化膜32进行图案形成。其结果，露出与图1所示的纵向型元件201对应的部分的源极区14的上表面。之后，去除被用作蚀刻掩模的光致抗蚀剂膜33。

接着，将氧化膜32用作蚀刻掩模，通过rie等干式蚀刻等来如图9所示那样在半导体基体(11、12)的上部选择性地将沟槽16挖到贯通阱区13的深度。之后，如图10所示那样去除被用作蚀刻掩模的氧化膜32。如图9所示那样，能够将氧化膜32用作沟槽16的蚀刻掩模，因此图7a所示的热氧化工序不是独立的工序，兼用于蚀刻掩模的形成工序。即，图7a所示的热氧化工序不会使工序数增大。

接着，在支承层12上涂布光致抗蚀剂膜34，根据第一阱区21的平面图案的位置，使用光刻技术在第一阱区21的平面图案的内部对光致抗蚀剂膜34进行图案形成。将被进行了图案形成后的光致抗蚀剂膜34用作离子注入用掩模，如图11a所示，将磷(p)离子等呈n型的杂质离子选择性地注入到p型的第一阱区21的上表面。之后，在去除被用作离子注入用掩模的光致抗蚀剂膜34后，通过热处理来使杂质离子活化。图11b示出了热处理的初始状态下的、支承层12的部分在沿着图11a所示的a-a线的深度方向上的杂质浓度分布。之后，进一步继续热处理，使n型杂质热扩散至第一阱区21的内部的期望的深度，如图12a所示那样选择性地形成n型的第二阱区22。

图12b示出了支承层12的部分在沿着图12a所示的a-a线的深度方向上的杂质浓度分布。如图12b所示，被实施了离子注入的n型掺杂物从支承层12的上表面侧向深度方向热扩散。另一方面，第一阱区21的p型掺杂物在深度方向上向支承层12的上表面侧热扩散，第一阱区21的p型掺杂物的杂质浓度分布被均匀化。在图7b中，伴随第一阱区21的上表面附近的表面浓度从d3下降至d1的杂质浓度分布的变化，第一阱区21的杂质浓度分布成为向图7b的右方凸出的杂质浓度分布。与此相对，在图12b中，第一阱区21的上表面侧的p型掺杂物的杂质浓度分布被均匀化，在深度方向上平坦化。

接着，通过硅局部氧化(locos)法来在支承层12上选择性地形成场氧化膜(locos膜)30。在电路部100的第一横向型元件101的区域，如图13所示，第二阱区22的上表面在被场氧化膜30包围的窗部之间露出。接着，通过热氧化法在场氧化膜30之间露出的第二阱区22和第一阱区21上形成栅极绝缘膜25，在阱区13上和沟槽16的内壁形成栅极绝缘膜17。此外，在形成栅极绝缘膜25时，在栅极绝缘膜25正下方发生p型杂质的吸出，但是由于栅极绝缘膜25在短时间内形成且较薄，因此吸出的影响小。

接着，通过化学气相沉积(cvd)法等在场氧化膜30上、栅极绝缘膜25上、栅极绝缘膜17上以及沟槽16内堆积多晶硅层。在多晶硅层上涂布光致抗蚀剂膜，使用光刻技术来对光致抗蚀剂膜进行图案形成。将被进行图案形成后的光致抗蚀剂膜用作蚀刻掩模，通过rie等干式蚀刻等来对多晶硅层、栅极绝缘膜25以及栅极绝缘膜17进行图案形成。之后，去除被用作蚀刻掩模的光致抗蚀剂膜。其结果，如图14所示，形成由多晶硅层构成的栅极电极26、栅极电极29以及栅极电极18。

接着，如图15所示，使用光刻技术来形成在纵向型元件201的阱区13上和第二横向型元件102区上具有开口部的离子注入用掩模51。然后，借助该离子注入用掩模51来将砷(as)离子等呈n型的杂质离子选择性地注入到阱区13的上表面和第二阱区22的上表面。

接着，如图16所示，在去除离子注入用掩模51之后，再次使用光刻技术来形成在阱区13上和第一横向型元件101区上具有开口部的离子注入用掩模52。然后，将硼(b)离子等呈p型的杂质离子选择性地注入到阱区13的上表面和第一阱区21的上表面。在去除离子注入用掩模52后，通过热处理来形成纵向型元件201的源极区14a、14b和接触区15a、15b。并且，形成第一横向型元件的源极区23和漏极区24，形成第二横向型元件的源极区27和漏极区28。此外，在此，在沟槽16的形成以及多晶硅层的埋入后形成源极区14a、14b和接触区15a、15b，但是也可以在形成源极区14a、14b和接触区15a、15b后形成沟槽16。也可以将上述的接触区15a、15b与源极区23及漏极区24分开形成。另外，也可以将上述的源极区14a、14b与源极区27及漏极区28分开地形成。

在形成源极区23和漏极区24后形成层间绝缘膜19，之后，虽然省略了图示，但是通过溅射法或蒸镀法等来堆积铝等金属膜。在金属膜上涂布光致抗蚀剂膜，使用光刻技术来对光致抗蚀剂膜进行图案形成。将进行了图案形成后的光致抗蚀剂膜用作蚀刻掩模，通过rie等干式蚀刻等来对金属膜进行图案形成。其结果，形成栅极电极、源极电极布线以及漏极电极布线。此外，也可以在使用钨、钼、钛等高熔点金属的硅化物的自对准硅化物工序中形成栅极电极、源极电极布线以及漏极电极布线。

根据本发明的实施方式所涉及的半导体集成电路的制造方法，在如图6a所示那样形成第一阱区21后，如图7a所示那样追加或借用热氧化工序。由此，能够如图7b所示那样实现以下的杂质浓度分布：在维持第一阱区21的底部的p型掺杂物的杂质浓度的值的同时，降低第一阱区21的上表面附近的杂质浓度。因此，能够在与现有工艺同等地维持由第一阱区21的底部侧的分布等定义的积分电荷量qp的同时，使由第一阱区21的上表面侧的分布等定义的积分电荷量qn增加。因此，n-p-n多层接合构造与p-n-p多层接合构造之间的穿通耐压的折衷得到改善，与以往相比容易确保针对工艺偏差的耐压特性余量。

并且，通过将如图7a所示那样用于p型掺杂物的吸出的热氧化工序与形成图1所示的纵向型元件201的沟槽时的蚀刻掩模形成工序等输出级部200侧的工序并用，能够抑制工时的增加。此外，虽然工时会增加，但也可以是，不将用于p型掺杂物的吸出的热氧化工序与输出级部200侧的工序并用，而是独立地进行用于p型掺杂物的吸出的热氧化工序与输出级部200侧的工序。在该情况下，也可以将在用于p型掺杂物的吸出的热氧化工序中形成的氧化膜在该热氧化工序后立即去除。

<变形例>

在本发明的实施方式所涉及的半导体集成电路的制造方法中，例示了在如图6a所示那样形成第一阱区21后且形成第二阱区22前进行热氧化工序的情况。与此相对，也可以是，在如图12a所示那样形成第二阱区22后，如图17a所示那样通过热氧化来形成氧化膜35，进行p型掺杂物的吸出。在该情况下，也可以不在形成第一阱区21后且形成第二阱区22前通过热氧化形成氧化膜来进行p型掺杂物的吸出。

图17b示出了支承层12的部分在沿着图17a所示的a-a线的深度方向上的杂质浓度分布。如图17b所示，通过热氧化，p型掺杂物被氧化膜35吸出而重新分布，与氧化膜35之间的界面附近的p型掺杂物的杂质浓度下降。在图17b中，为了与热氧化工序后的p型掺杂物的表面浓度(峰值浓度)d4进行比较，也示出了热氧化工序前的p型掺杂物的表面浓度(峰值浓度)d1，热氧化工序后的p型掺杂物的表面浓度(峰值浓度)d4与热氧化工序前的表面浓度(峰值浓度)d1相比下降。另一方面，n型掺杂物由于堆积而重新分布，在与氧化膜35之间的界面附近杂质浓度增高。

之后，去除图17a所示的氧化膜35。其它过程与本发明的实施方式所涉及的半导体集成电路的制造方法的过程相同，因此省略重复的说明。此外，如图17a所示那样，在形成第二阱区22后形成氧化膜35的情况下，也可以与形成图1所示的纵向型元件201的沟槽时的蚀刻掩模的形成工序(掩模氧化工序)一并进行。

根据本发明的实施方式的变形例所涉及的半导体集成电路的制造方法，即使在如图12a所示那样形成第二阱区22后如图17a所示那样通过热氧化形成氧化膜35的情况下，也能够如图17b所示那样实现以下的杂质浓度分布：在维持第一阱区21的底部的p型掺杂物的杂质浓度的值的同时，降低第一阱区21的上表面附近的杂质浓度。因此，能够在与现有工艺同等地维持由第一阱区21的底部侧的p型掺杂物的分布等定义的积分电荷量qp的同时，使由第一阱区21的上表面侧的p型掺杂物的分布等定义的积分电荷量qn增加。因此，n-p-n多层接合构造与p-n-p多层接合构造之间的穿通耐压的折衷得到改善，与以往相比容易确保针对工艺偏差的耐压特性余量。

(其它实施方式)

如上所述，利用实施方式对本发明进行了记载，但是不应理解为形成本公开的一部分的论述和附图对本发明进行限定。本领域技术人员根据本公开知晓各种代替实施方式、实施例以及应用技术。

例如，在本发明的实施方式中，作为输出级部200的功率半导体元件，例示了具有沟槽栅极构造的纵向型n沟道mosfet101，但是本发明的半导体集成电路也能够应用于平面型的n沟道mosfet。并且，输出级部200的功率半导体元件也可以是纵向型mossit、平面型mossit，更一般而言，也可以是纵向型mis晶体管、平面型mis晶体管。并且输出级部200的功率半导体元件也可以是igbt、si晶闸管。在这些输出级部200的功率半导体元件具有沟槽栅极构造的情况下，能够将在使界面处的掺杂物的杂质浓度下降的热氧化工序中形成的氧化膜用作用于形成沟槽的掩模，因此较为优选。

另外，在图1中，例示了半导体基体(11、12)是在由n⁺型的半导体基板构成的背面接触层11上外延生长n^-型的支承层12而成的构造，但是不限定于此。例如也可以是，使用在p型的支承基板(半导体晶圆)上外延生长的n⁺型的埋入层来代替背面接触层11，在该n⁺型的埋入层上外延生长n^-型的支承层12，从而构成三层构造的半导体基体。在使用n⁺型的埋入外延层来代替背面接触层11的三层构造的半导体基体的情况下，只要设置从支承层12的上表面到达埋入外延层的下沉区(sinker)即可。即，也可以从支承层12的上表面侧经由下沉区来与作为漏极区发挥作用的n⁺型的埋入外延层连接。在该情况下，在漏极电极布线设置于支承层12的上表面侧。在使用n⁺型的埋入外延层来代替背面接触层11的情况下，也可以使背面侧的支承基板为绝缘体基板来形成soi构造。

像这样，本发明包括在此没有记载的各种实施方式等，这是理所当然的。因而，本发明的技术范围仅由从上述的说明中妥当地得出的权利要求书所涉及的发明技术特征来决定。