一种瞬态电压抑制器及其制作方法与流程

本发明涉及半导体技术领域，具体涉及一种瞬态电压抑制器及其制作方法。

背景技术：

tvs(transientvoltagesuppressor，即瞬态电压抑制器)器件是一种钳位过压保护器件，它能够在很短的时间内将浪涌电压固定在一个比较低的电压水平，使后端电路免受过压损坏，其主要应用在各类接口电路当中，如手机、平板、电视机、电脑主机中均有大量tvs保护器件。

目前随着电子产品的不断发展，tvs器件在如hdmi(highdefinitionmultimediainterface，即高清晰多媒体接口)、usb(universalserialbus，即通用串行总线)、mipi(mobileindustryprocessorinterface，即移动产业处理器接口)等信号传输接口中使用的愈加频繁，同时随着应用端传输速率的不断提升，相应的对tvs器件的电学特性要求也越来越高，尤其是要求tvs器件要具有特别小的电容，来避免对高频传输信号的干扰，采用现有技术的tvs器件往往电容较大，常常导致信号传输异常。

技术实现要素：

本发明正是基于上述问题，提出了一种瞬态电压抑制器及其制作方法，既能将浪涌电压钳位在一个较低水平，同时又具有超低电容对信号传输无损。

有鉴于此，本发明实施例一方面提出了一种瞬态电压抑制器，该瞬态电压抑制器包括：

第一导电类型的衬底；

第二导电类型的外延层，生长于所述衬底上表面；

第一导电类型的第一埋层和第二埋层，所述第一埋层和所述第二埋层分别位于所述外延层的两侧；

第一介质层，分别贯穿所述外延层并延伸至所述衬底，并分别形成于所述第一埋层和所述第二埋层的两侧；

第二介质层和第三介质层，分别从所述外延层上表面延伸至所述外延层中；

第二导电类型的第一注入区，分别形成于所述第一埋层和所述第二埋层的上侧；第二导电类型的第二注入区，分别形成于所述第一介质层与所述第二介质层之间，以及所述第一介质层和所述第三介质层之间；第一导电类型的第三注入区，形成于所述第二介质层和所述第三介质层之间；

第一金属层和第二金属层，分别形成于所述外延层上表面并与所述第一注入区和所述第二注入区连接；

第一电极，形成于所述外延层上表面并与所述第三注入区连接；

第二电极，形成于所述衬底下表面并与所述衬底连接。

进一步地，所述第一注入区分别与所述第一埋层和所述第二埋层连接。

进一步地，所述第二注入区和所述第三注入区分别与所述外延层连接。

进一步地，所述第一埋层和所述第二埋层对称设置，所述第一介质层对称设置，所述第二介质层和所述第三介质层对称设置。

进一步地，所述第一埋层和所述第二埋层的下表面分别与所述衬底连接。

本发明实施例另一方面提供一种瞬态电压抑制器的制作方法，该方法包括：

提供第一导电类型的衬底；

在所述衬底上表面生长第二导电类型的外延层；

在所述外延层内形成第一导电类型的第一埋层和第二埋层，所述第一埋层和所述第二埋层分别位于所述外延层的两侧；

形成贯穿所述外延层并延伸至所述衬底的第一沟槽，所述第一沟槽分别位于所述第一埋层和所述第二埋层的两侧，并在所述第一沟槽中形成第一介质层；

形成从所述外延层上表面延伸至所述外延层中的第二沟槽和第三沟槽，并在所述第二沟槽和所述第三沟槽中分别形成第二介质层和第三介质层；

在所述第一埋层和所述第二埋层的上侧分别形成第二导电类型的第一注入区；在所述第一沟槽与所述第二沟槽之间，以及所述第一沟槽与所述第三沟槽之间分别形成第二导电类型的第二注入区；在所述第二沟槽和所述第三沟槽之间形成第一导电类型的第三注入区；

在所述外延层上表面分别形成连接所述第一注入区和所述第二注入区的第一金属层和第二金属层；

在所述外延层上表面形成连接所述第三注入区的第一电极；

在所述衬底的下表面形成于所述衬底连接的第二电极。

进一步地，所述第一注入区分别与所述第一埋层和所述第二埋层连接。

进一步地，所述第二注入区和所述第三注入区分别与所述外延层连接。

进一步地，所述第一埋层和所述第二埋层对称设置，所述第一介质层对称设置，所述第二介质层和所述第三介质层对称设置。

进一步地，所述第一埋层和所述第二埋层的下表面分别与所述衬底连接。

本发明实施例的技术方案通过提供第一导电类型的衬底；在所述衬底上表面生长第二导电类型的外延层；在所述外延层内形成第一导电类型的第一埋层和第二埋层，所述第一埋层和所述第二埋层分别位于所述外延层的两侧；形成贯穿所述外延层并延伸至所述衬底的第一沟槽，所述第一沟槽分别位于所述第一埋层和所述第二埋层的两侧，并在所述第一沟槽中形成第一介质层；形成从所述外延层上表面延伸至所述外延层中的第二沟槽和第三沟槽，并在所述第二沟槽和所述第三沟槽中分别形成第二介质层和第三介质层；在所述第一埋层和所述第二埋层的上侧分别形成第二导电类型的第一注入区；在所述第一沟槽与所述第二沟槽之间，以及所述第一沟槽与所述第三沟槽之间分别形成第二导电类型的第二注入区；在所述第二沟槽和所述第三沟槽之间形成第一导电类型的第三注入区；在所述外延层上表面分别形成连接所述第一注入区和所述第二注入区的第一金属层和第二金属层；在所述外延层上表面形成连接所述第三注入区的第一电极；在所述衬底的下表面形成于所述衬底连接的第二电极，既能将浪涌电压钳位在一个较低水平，同时又具有超低电容对信号传输无损。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明的一个实施例提供的瞬态电压抑制器的制作方法的流程示意图；

图2是本发明的一个实施例提供的瞬态电压抑制器的结构示意图；

图3至图9是本发明的一个实施例提供的瞬态电压抑制器的制作方法步骤的结构示意图；

图10是本发明的一个实施例提供的瞬态电压抑制器结构的等效电路图；

图中：1、衬底；2、外延层；3、第一埋层；4、第二埋层；5、第一沟槽；6、第一介质层；7、第二沟槽；8、第三沟槽；9、第二介质层；10、第三介质层；11、第一注入区；12、第二注入区；13、第三注入区；14、第一金属层；15、第二金属层；16、第一电极；17、第二电极；a1、第一二极管；b1、第二二极管；c1、第三二极管。

具体实施方式

以下将参阅附图更详细地描述本发明。在各个附图中，相同的元件使用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将使用“a直接在b上面”或“a在b上面并与之邻接”的表述方法。在本申请中，“a直接位于b中”表示a位于b中，并且a与b直接邻接，而非a位于b中形成的掺杂区中。

在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。

在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理方法和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

以下结合图1至图10对本发明实施例提供的一种瞬态电压抑制器及其制作方法进行详细说明。

下面参阅附图，对本发明实施例一种瞬态电压抑制器的制作方法加以详细阐述。

如图1和图2所示，该瞬态电压抑制器的制作方法包括：

步骤s01：提供第一导电类型的衬底1；在所述衬底1上表面生长第二导电类型的外延层2；

步骤s02：在所述外延层2内形成第一导电类型的第一埋层3和第二埋层4，所述第一埋层3和所述第二埋层4分别位于所述外延层2的两侧；

步骤s03：形成贯穿所述外延层2并延伸至所述衬底1的第一沟槽5，所述第一沟槽5分别位于所述第一埋层3和所述第二埋层4的两侧，并在所述第一沟槽5中形成第一介质层6；

步骤s04：形成从所述外延层2上表面延伸至所述外延层2中的第二沟槽7和第三沟槽8，并在所述第二沟槽7和所述第三沟槽8中分别形成第二介质层9和第三介质层10；

步骤s05：在所述第一埋层3和所述第二埋层4的上侧分别形成第二导电类型的第一注入区11；在所述第一沟槽5与所述第二沟槽7之间，以及所述第一沟槽5与所述第三沟槽8之间分别形成第二导电类型的第二注入区12；在所述第二沟槽7和所述第三沟槽8之间形成第一导电类型的第三注入区13；

步骤s06：在所述外延层2上表面分别形成连接所述第一注入区11和所述第二注入区12的第一金属层14和第二金属层15；

步骤s07：在所述外延层2上表面形成连接所述第三注入区13的第一电极16；在所述衬底1的下表面形成于所述衬底1连接的第二电极17。

具体地，所述第一导电类型为p型掺杂和n型掺杂中的一种，所述第二导电类型为p型掺杂与n型掺杂中的另一种。

为方便描述，特在此说明：所述第一导电类型可以为n型掺杂，从而所述第二导电类型为p型掺杂；所述第一导电类型还可以为p型掺杂，从而所述第二导电类型为n型掺杂。在接下来的实施例中，均以所述第一导电类型为p型掺杂，所述第二导电类型为n型掺杂为例进行描述，但并不对此进行限定。

具体地，p型衬底和p型外延都属于p型半导体，n型衬底和n型外延都属于n型半导体。所述p型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述n型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。

请参阅附图3，执行步骤s01，具体为：提供第一导电类型的衬底1；在所述衬底1上表面生长第二导电类型的外延层2；在本发明的一些实施例中，所述衬底1例如是单晶硅衬底1，并且掺杂浓度例如为1e15atoms/cm³。其中，在第一导电类型的衬底1上表面生长第一导电类型的外延层2的方式不限于固定的一种方式，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散的方法在所述衬底1上表面形成所述外延层2。进一步地，可以在所述衬底1上表面使用外延生长形成，还可以通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法在所述衬底1上表面形成所述外延层2。具体地，所述外延或扩散的方法包括沉积工艺。在本发明的一些实施例中，可以使用沉积工艺在所述衬底1上表面形成所述外延层2，例如，沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在所述衬底1上使用化学气相沉积形成外延层2，化学气相沉积包括气相外延工艺。在生产中，化学气相沉积大多使用气相外延工艺，在所述衬底1上表面使用气相外延工艺形成外延层2，气相外延工艺可以提高硅材料的完美性，提高器件的集成度，达到提高少子寿命，减少储存单元的漏电流。优选的，所述外延层2和所述衬底1同为硅材料制成，使得所述衬底1和所述外延层2有相同晶体结构的硅表面，从而保持对杂质类型和浓度的控制。由于自掺杂效应，在外延生长过程中，来自所述衬底1的掺杂剂可以进入外延层2中，从而改变外延半导体层的导电性。所述外延层2将所述衬底1的上表面覆盖，并设有一定的厚度。需要说明的是，所述衬底1的厚度例如为600-700微米，所述外延层2的厚度例如为15微米。所述外延层2以及所述衬底1用于调整所述瞬态电压抑制器的反向击穿电压，不参与形成pn结。优选的，通过调节从所述衬底1至所述外延层2的掺杂浓度，可以控制所述瞬态电压抑制器保护芯片的击穿电压，例如位于2-48v或更大的范围内。

请参阅附图4，执行步骤s02，具体为：在所述外延层2内形成第一导电类型的第一埋层3和第二埋层4，所述第一埋层3和所述第二埋层4分别位于所述外延层2的两侧。所述第一埋层3和所述第二埋层4可以通过外延生长形成，还可以通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成。优选的，可以使用离子选择性区域注入并进行高温扩散的方法形成所述第一埋层3和所述第二埋层4，通过离子注入形成所述埋层能精确控制杂质的总剂量、深度分布和面均匀性，可防止原来杂质的再扩散等，同时可实现自对准技术，以减小电容效应。在本发明的一些实施例中，所述第一埋层3和所述第二埋层4的至少部分表面裸露于所述外延层2的上表面，即所述埋层的上表面裸露于所述外延层2。作为示例，所述第一埋层3和所述第二埋层4对称，且结构大致相同，且离子剂量为5e14～8e14cm^-2，注入能量为120～150kev。在本发明的一些实施例中，所述埋层为重掺杂，从而进一步降低了所述功率二极管的电阻率。优选的，所述第一埋层3和所述第二埋层4通过离子注入并进行高温扩散的方式具体为，在1150～1250℃的高温炉管内，进行200～300分钟热过程，使得所述衬底1与所述埋层连通。

进一步地，所述第一埋层3和所述第二埋层4的下表面分别与所述衬底1连接。在本发明的一些实施例中，所述第一埋层3和所述第二埋层4分别位于所述外延层2的两侧，并且分别与所述衬底1连接，可以调节从所述衬底1至所述第一埋层3以及从所述衬底1至所述第二埋层4的掺杂浓度，进而可以控制所述瞬态电压抑制器保护芯片的击穿电压。

请参阅附图5，执行步骤s03，具体为：形成贯穿所述外延层2并延伸至所述衬底1的第一沟槽5，所述第一沟槽5分别位于所述第一埋层3和所述第二埋层4的两侧，并在所述第一沟槽5中形成第一介质层6。在本发明的一些实施例中，所述第一沟槽5为深沟槽，并与所述衬底1接触。具体地，在所述外延层2的上表面制备并覆盖一层掩膜，该掩模包含暴露所述第一沟槽5的全部上表面的开口，并在该掩膜的开口通过在所述外延层2中进行干法刻蚀，最后去除掩膜，形成所述第一沟槽5，并在所述第一沟槽5中填充第一介质层6。优选的，所述第一沟槽5的分别位于所述第一埋层3和所述第二埋层4的两侧，并且，所述第一介质层6分别与所述第一埋层3和所述第二埋层4连接，需要说明的是，此时所述第一沟槽5内的第一介质层6将所述第一埋层3、所述外延层2以及所述第二埋层4分别隔离开来，保证所述第一埋层3、所述第二埋层4以及所述外延层2相互进行反应形成pn结。优选的，所述第一沟槽5的剖面宽度为1.2～1.5μm，其剖面深度为18μm，所述第一沟槽5的深度比所述外延层2的厚度要深20％，保证所述第一沟槽5深度到所述衬底1中。

请参阅附图6，执行步骤s04，具体为：形成从所述外延层2上表面延伸至所述外延层2中的第二沟槽7和第三沟槽8，并在所述第二沟槽7和所述第三沟槽8中分别形成第二介质层9和第三介质层10。在本发明的一些实施例中，所述第二沟槽7相对于所述第一沟槽5来说为浅沟槽，所述第二沟槽7与所述外延层2连接。具体地，在所述外延层2的上表面制备并覆盖一层掩膜，该掩模包含暴露所述第二沟槽7和所述第三沟槽8的全部上表面的开口，并在该掩膜的开口通过在所述外延层2中进行干法刻蚀，最后去除掩膜，形成所述第二沟槽7和所述第三沟槽8，并在所述第二沟槽7和所述第三沟槽8中分别填充所述第二介质层9和所述第三介质层10。需要说明的是，所述第一介质层6、所述第二介质层9和所述第三介质层10的材料为氧化硅或氮化硅或氮氧化硅，具体可以通过采用溅射或热氧化法或化学气相沉积工艺形成所述第一介质层6、所述第二介质层9和所述第三介质层10。优选的，所述第一介质层6、所述第二介质层9和所述第三介质层10为热氧化形成的氧化硅层，在后续的掺杂步骤中，所述氧化硅层作为保护层，并且将作为最终器件的层间绝缘层。另外，所述第一介质层6、所述第二介质层9和所述第三介质层10设有一定的厚度，使得所述第一介质层6、所述第二介质层9和所述第三介质层10起到隔离电流和绝缘的作用。优选的，所述第二沟槽7和所述第三沟槽8的剖面宽度为1.2～1.5μm，所述第二沟槽7和所述第三沟槽8的剖面深度为8～10μm，保证所述第二沟槽7和所述第三沟槽8的剖面深度小于所述第一沟槽5的剖面深度以及所述外延层2的厚度。

进一步地，所述第一埋层3和所述第二埋层4对称设置，所述第一介质层6对称设置，所述第二介质层9和所述第三介质层10对称设置。在本发明的一些实施例中，本发明实施例提供的瞬态电压抑制器为中心对称结构。在工艺上，对称的结构的工艺难度比不对称的结构的工艺难度更低，提高了生产效率。在结构上，对称的结构可以减少本发明实施例提供的瞬态电压抑制器的缺陷，更容易实现其性能。

请参阅附图7，执行步骤s05，具体为：在所述第一埋层3和所述第二埋层4的上侧分别形成第二导电类型的第一注入区11；在所述第一沟槽5与所述第二沟槽7之间，以及所述第一沟槽5与所述第三沟槽8之间分别形成第二导电类型的第二注入区12；在所述第二沟槽7和所述第三沟槽8之间形成第一导电类型的第三注入区13。在本发明的一些实施例中，所述第一注入区11、所述第二注入区12以及所述第三注入区13均为通过离子选择性注入形成并进行快速退火工艺，快速退火工艺可以对离子注入形成的过程中的注入损伤进行修复。具体地，所述第一注入区11和所述第二注入区12通过离子注入和/或扩散磷元素或砷元素或两者的任意组合的方法形成，所述第三注入区13通过离子注入和/或扩散硼元素或铟元素或铝元素或三者的任意组合的方法形成，所述第一注入区11和所述第二注入区12的注入剂量例如均为8e15～1.2e16cm^-2，注入能量例如均为80～100kev，所述第三注入区13的注入剂量例如为4e15～6e15cm^-2，注入能量例如为80～100kev。具体地，所述第一注入区11、所述第二注入区12以及所述第三注入区13进行高温退火的条件为，在1100～1150℃的高温腔内，进行8～12秒热过程。

进一步地，所述衬底1的掺杂浓度高于所述外延层2的掺杂浓度。在本发明的一些实施例中，在所述衬底1上生长所述外延层2的过程中，由于所述外延层2在所述衬底1的基础上形成，因此所述衬底1的掺杂浓度高于所述外延层2的掺杂浓度。此时所述外延层2的电阻率高于所述衬底1的电阻率，从而可以调节所述瞬态电压抑制器的整体器件电阻率，获得更多的抗浪涌能力。

进一步地，所述第一注入区11分别与所述第一埋层3和所述第二埋层4连接。在本发明的一些实施例中，所述第一埋层3的数量至少为一个，所述第二埋层4的数量至少为一个，因此，所述第一注入区11的数量至少为两个，由于所述第一埋层3和所述第二埋层4对称设置，因此两个所述第一注入区11对称设置，所述第一注入区11分为位于所述第一埋层3和所述第二埋层4的上侧且与所述第一埋层3和所述第二埋层4连接，用于使得所述第一埋层3和所述第二埋层4分别与所述第一注入区11形成pn结，进而形成二极管。

进一步地，所述第二注入区12和所述第三注入区13分别与所述外延层2连接。在本发明的一些实施例中，所述第二沟槽7的数量至少为一个，所述第三沟槽8的数量至少为一个，因此所述第二注入区12的数量至少为两个，所述第三注入区13的数量至少为一个，并且所述第二注入区12和所述第三注入区13分别与所述外延层2连接，从而使得所述第三注入区13与所述外延层2形成pn结，从而形成二极管。

进一步地，所述第二注入区12和所述外延层2的掺杂浓度不同，从而可以控制调节所述瞬态电压抑制器的整体器件电阻率，获得更多的抗浪涌能力。

请参阅附图8，执行步骤s06，具体地：在所述外延层2上表面分别形成连接所述第一注入区11和所述第二注入区12的第一金属层14和第二金属层15。在本发明的一些实施例中，所述第一金属层14和所述第二金属层15为通过在所述芯片(硅片)的正面进行溅射金属，再通过光刻和刻蚀工艺形成。具体地，所述第一金属层14和所述第二金属层15为互连金属。优选的，所述第一金属层14和所述第二金属层15对称，且所述第一金属层14和所述第二金属层15将所述第一注入区11和所述第二注入区12连接在一起，使得所述第一注入区11和所述第二注入区12电连接。

请参阅附图8和附图9，执行步骤s07，具体地：在所述外延层2上表面形成连接所述第三注入区13的第一电极16；在所述衬底1的下表面形成于所述衬底1连接的第二电极17。在本发明的一些实施例中，在通过在所述芯片的正面进行溅射金属，再通过光刻和刻蚀工艺形成所述第一金属层14和所述第二金属层15的过程中，优选的，还可以同时形成所述第一电极16，所述第一电极16具体为io端金属层，所述第一电极16也为正面电极。需要说明的是，本发明实施例还对芯片(硅片)背面进行减薄，在对背面进行蒸镀金属，从而形成所述第二电极17，所述第二电极17具体为接地端金属，所述第二电极17也为背面电极。作为示例，所述芯片(硅片)减薄后的厚度为150-200微米。应理解，所述第一电极16只引出位于所述第二介质层9和所述第三介质层10中的第三注入区13，不与所述第二介质层9、所述第三介质层10以及是第二注入区12连接。

应理解，所述第一电极16和所述第二电极17上表面还可以覆盖有钝化层，所述钝化层用于保护所述第一电极16和所述第二电极17，以至于保护整个所述瞬态电压抑制器。

本发明实施例通过在器件内部形成了作为深沟槽的所述第一沟槽5以及作为浅沟槽的第二沟槽7和所述第三沟槽8，并在所述第一沟槽5、所述第二沟槽7以及所述第三沟槽8之间分别形成了所述第一注入区11、所述第二注入区12和所述第三注入区13，由于所述外延层2的电阻率很高，其掺杂浓度很低，使得本发明实施例形成的瞬态电压抑制器具有很宽的耗尽区，由于所述第二注入区12和所述第三注入区13通过所述第二介质层9和所述第三介质层10隔离，使得所述耗尽区的面积较小，从而使得本发明实施例形成的瞬态电压抑制器具有超低电容的特性，其电容值可以小于0.1pf，比传统低电容瞬态电压抑制器降低了50％以上的电容，因此更加实用高速信号端口。

如图2所示，本发明实施例提供一种瞬态电压抑制器，所示瞬态电压抑制器包括：

第一导电类型的衬底1；

第二导电类型的外延层2，生长于所述衬底1上表面；

第一导电类型的第一埋层3和第二埋层4，所述第一埋层3和所述第二埋层4分别位于所述外延层2的两侧；

第一介质层6，分别贯穿所述外延层2并延伸至所述衬底1，并分别形成于所述第一埋层3和所述第二埋层4的两侧；

第二介质层9和第三介质层10，分别从所述外延层2上表面延伸至所述外延层2中；

第二导电类型的第一注入区11，分别形成于所述第一埋层3和所述第二埋层4的上侧；第二导电类型的第二注入区12，分别形成于所述第一介质层6与所述第二介质层9之间，以及所述第一介质层6和所述第三介质层10之间；第一导电类型的第三注入区13，形成于所述第二介质层9和所述第三介质层10之间；

第一金属层14和第二金属层15，分别形成于所述外延层2上表面并与所述第一注入区11和所述第二注入区12连接；

第一电极16，形成于所述外延层2上表面并与所述第三注入区13连接；

第二电极17，形成于所述衬底1下表面并与所述衬底1连接。

具体地，所述第一导电类型为p型掺杂和n型掺杂中的一种，所述第二导电类型为p型掺杂与n型掺杂中的另一种。

为方便描述，特在此说明：所述第一导电类型可以为n型掺杂，从而所述第二导电类型为p型掺杂；所述第一导电类型还可以为p型掺杂，从而所述第二导电类型为n型掺杂。在接下来的实施例中，均以所述第一导电类型为p型掺杂，所述第二导电类型为n型掺杂为例进行描述，但并不对此进行限定。

具体地，p型衬底和p型外延都属于p型半导体，n型衬底和n型外延都属于n型半导体。所述p型半导体为掺杂三价元素的硅片，例如硼元素或铟元素或铝元素或三者的任意组合。所述n型半导体为掺杂五价元素的硅片，例如磷元素或砷元素或两者的任意组合。

在本发明的一些实施例中，如图2所示，本发明实施例提供的瞬态电压抑制器包括第一导电类型的衬底1以及第二导电类型的外延层2，生长于所述衬底1上表面。所述外延层2生长于所述衬底1上表面。具体地，所述衬底1为集成电路中的载体，所述衬底1起到支撑的作用，所述衬底1也参与所述集成电路的工作。所述衬底1可以为硅衬底，也可以为蓝宝石衬底，还可以为硅褚衬底，优选的，所述衬底1为硅衬底，这是因为硅衬底材料具有低成本、大尺寸、可导电的特点，避免了边缘效应，能够大幅度提高良率。作为示例，所述衬底1的电阻率为0.001～0.002ω*cm，所述外延层2的电阻率为150～200ω*cm。

在本发明的一些实施例中，如图2所示，本发明实施例提供的瞬态电压抑制器还包括分别贯穿所述外延层2并延伸至所述衬底1，并分别形成于所述第一埋层3和所述第二埋层4的两侧的第一介质层6，需要说明的是，由于所述第一介质层6分别位于所述第一埋层3和所述第二埋层4的两侧，因此，所述第一介质层6的数量至少为4个，从而保证所述第一介质层6将所述第一埋层3和所述第二埋层4分别与所述外延层2隔离开来。

在本发明的一些实施例中，如图2所示，本发明实施例提供的瞬态电压抑制器中的所述第二注入区12和所述第三注入区13分别通过所述第二沟槽7和所述第三沟槽8隔离，由于所述第二沟槽7和所述第三沟槽8相对于所述第一沟槽5为浅沟槽，因此，所述第二注入区12和所述第三注入区13的间距较小，从而为所述瞬态电压抑制器节约出更多的面积，使得所述瞬态电压抑制器具有集成度更高，生产成本更低的优点。

在本发明的一些实施例中，如图2所示，本发明实施例提供的瞬态电压抑制器中的所述第一沟槽5分别对所述第一注入区11、所述第二注入区12相互隔离，从而使得所述第一注入区11与所述埋层形成的pn结，所述第二注入区12与所述外延层2形成的pn结相隔离，另外，所述第一沟槽5为深沟槽，具有大深宽比，从而降低了器件表面隔离所需的面积，因此可以有更多的面积用于抗浪涌，使其具有浪涌电流防护能力更强的特性。

进一步地，所述第一沟槽5还可以提高器件的可靠性，尤其是硅片在划片封装过程中，芯片两侧边缘的所述第一沟槽5和所述第一介质层6可以保护芯片边缘免受划片导致的裂片风险。

在本发明的一些实施例中，如图2所示，本发明实施例提供的瞬态电压抑制器中的衬底1进行了减薄，从而降低了整个器件的导通电阻，使得器件进行浪涌保护时，可以将浪涌电压钳位在更低的电压范围内，更加有效的保护了后级电路。

目前的瞬态电压抑制器大部分仅仅适合于在一个芯片中形成单通道瞬态电压抑制器。为了形成多通道瞬态电压抑制器，则需要分别在各自的芯片中形成一个通道单元，然后经由键合引线，将各个芯片彼此电连接以形成阵列。芯片之间的键合引线导致封装成本增加，并且引入引线电阻和寄生电容，使得半导体器件的可靠性降低。

综上所述，所述瞬态电压抑制器整体结构对称且为第一原胞。

请参阅图10所示的瞬态电压抑制器结构的等效电路图。需要说明的是，以下形成的pn结的正向和反向均以第一导电类型设为p型，所述第二导电类型设为n型为本发明的一个实施例来进行判断，但也并不对此限定。当所述第一电极16处于正常工作状态施加高速信号时，所述外延层2和所述第三注入区13形成了第一二极管a1，此时所述第一二极管a1具有特别小的电容，因此信号不会受到影响，可以保证正常传输。当所述第一电极16突然遭遇浪涌电流时，浪涌电流首先通过所述第一二极管a1。所述埋层和所述第一注入区11形成第二二极管b1，所述衬底1和所述外延层2形成第三二极管c1，所述第二二极管b1和所述第三二极管c1并联，此时所述第二二极管b1反向，此时其反向击穿电压远远小于所述第三二极管c1，故所述第二二极管b1率先反向击穿，浪涌电流得以通过所述第二二极管b1进入所述第二电极17泄放，使得后端电路免受浪涌电流的冲击，从而保护了后端电路。

需要说明的是，所述第一二极管a1用于降容，所述第二二极管b1用于抗浪涌，所述第三二极管c1为寄生高压二极管。

需要说明的是，由于所述瞬态电压抑制器整体结构对称且为第一原胞。为方便说明，本发明实施例以所述第一原胞为例，具体描述所述瞬态电压抑制器的结构，但不仅限于此，本领域技术人员可以根据实际情况确定所述瞬态电压抑制器的原胞的具体结构。

以上结合附图详细说明了本发明实施例的技术方案，本发明实施例在传统瞬态电压抑制器的基础上进行改进提出了一种低电容瞬态电压抑制器，通过在器件内部形成了作为深沟槽的所述第一沟槽5以及作为浅沟槽的第二沟槽7和所述第三沟槽8，并在所述第一沟槽5、所述第二沟槽7以及所述第三沟槽8之间分别形成了所述第一注入区11、所述第二注入区12和所述第三注入区13，因此所述外延层2和所述第三注入区13形成了所述瞬态电压抑制器的耗尽区。由于所述外延层2的电阻率很高，掺杂浓度很低，因此所述耗尽区很宽，并且所述第二注入区12和所述第三注入区13分别通过所述第二沟槽7和所述第三沟槽8隔离开来，故而所述耗尽区只能向下延展，因此可以保证所述耗尽区的宽度较宽，同时耗尽区的结面积被限制在所述第二沟槽7和所述第三沟槽8之间，没有横向面积，因此整个耗尽区的面积较小，从而使得所述第一二极管a1具有超低电容的特性。此时所述第一二极管a1和所述第二二极管b1串联，整个器件也就具有了超低电容的特性，其电容值可以小于0.1pf，比传统低电容tvs器件降低了50％以上的电容，因此更加适用高速信号端口。因此，本发明实施例提供的瞬态电压抑制器既能将浪涌电压钳位在一个较低水平，同时又具有超低电容对信号传输无损。

应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。