补偿目标栅极线的电压降的非易失性存储器装置的制作方法

发明构思的示例性实施例总体上涉及半导体集成电路，更具体地，涉及一种用于补偿目标栅极线的电压降的非易失性存储器装置。

背景技术：

即使电源关闭，非易失性存储器装置也可以保持存储的数据。虽然易失性存储器装置被广泛用作各种设备的主存储器，但非易失性存储器装置被广泛用于存储各种电子装置(诸如计算机、移动装置等)中的程序代码和/或数据。最近，已经开发出具有三维结构的非易失性存储器装置(诸如垂直nand存储器装置)以增加集成度和存储容量。由于集成度和存储容量的增加，会增加信号线的负载，并且会降低非易失性存储器装置的操作速度。

技术实现要素：

根据发明构思的示例性实施例，非易失性存储器装置包括：多条栅极线，在第一方向上延伸且在第二方向上堆叠以形成存储器块，其中，第二方向垂直于第一方向；地址解码器，设置在所述多条栅极线的第一侧处以驱动所述多条栅极线；电压补偿线，在第一方向上基本平行于所述多条栅极线地延伸，并且在第二方向上与所述多条栅极线之中的目标栅极线叠置；上升竖直接触件，在第二方向上延伸以使地址解码器和电压补偿线的第一部分连接；近导电路径，在第二方向上使电压补偿线的第一部分和目标栅极线的近端部分连接；以及远导电路径，在第二方向上使电压补偿线的第二部分和目标栅极线的远端部分连接。

根据发明构思的示例性实施例，非易失性存储器装置包括：多条栅极线，在第一方向上延伸且在第二方向上堆叠以形成存储器块，其中，第二方向垂直于第一方向；电压补偿线，用来补偿施加到所述多条栅极线之中的目标栅极线的驱动电压；以及多条导电路径，使电压补偿线和目标栅极线的端部在第二方向上连接。

根据发明构思的示例性实施例，非易失性存储器装置包括：多条栅极线，在第一方向上延伸且在第二方向上堆叠以形成存储器块，其中，第二方向垂直于第一方向；第一电压补偿线，补偿施加到所述多条栅极线之中的第一目标栅极线的驱动电压；第二电压补偿线，补偿施加到所述多条栅极线之中的第二目标栅极线的驱动电压；多条第一导电路径，使第一电压补偿线和第一目标栅极线的端部在第二方向上连接；以及多条第二导电路径，使第二电压补偿线和第二目标栅极线的端部在第二方向上连接。

附图说明

通过参照附图详细地描述发明构思的示例性实施例，将更清楚地理解发明构思的以上和其它特征。

图1是示出根据发明构思的示例性实施例的非易失性存储器装置的电压补偿结构的图。

图2是根据发明构思的示例性实施例的非易失性存储器装置的透视图。

图3是示出根据发明构思的示例性实施例的非易失性存储器装置的框图。

图4是根据发明构思的示例性实施例的非易失性存储器装置的俯视图。

图5是根据发明构思的示例性实施例的沿图4的线i-i'截取的剖视图。

图6是根据发明构思的示例性实施例的沿图4的线ii-ii'截取的剖视图。

图7是示出根据发明构思的示例性实施例的如参照图4至图6描述的存储器块的等效电路的电路图。

图8是示出根据发明构思的示例性实施例的非易失性存储器装置中的外围区域的风车结构的图。

图9是示出根据发明构思的示例性实施例的可应用于图8的风车结构的电压补偿结构的剖视图。

图10是用于描述根据发明构思的示例性实施例的非易失性存储器装置中包括的目标栅极线的图。

图11和图12是示出根据发明构思的示例性实施例的可应用于图8的风车结构的电压补偿结构的剖视图。

图13是示出根据发明构思的示例性实施例的非易失性存储器装置中的外围区域的风车结构的图。

图14、图15和图16是示出根据发明构思的示例性实施例的可应用于图13的风车结构的电压补偿结构的剖视图。

图17是示出根据发明构思的示例性实施例的非易失性存储器装置的剖视图。

图18至图21是示出根据发明构思的示例性实施例的可应用于图17的非易失性存储器装置的电压补偿结构的剖视图。

图22是示出根据发明构思的示例性实施例的固态硬盘或固态驱动盘(ssd)的框图。

具体实施方式

发明构思的示例性实施例提供了一种用于补偿具有相对高的电阻值的目标栅极线的电压降的非易失性存储器装置。

在下文中将参照附图更充分地描述发明构思的示例性实施例。贯穿本申请，同样的附图标记可以指示同样的元件。

图1是示出根据发明构思的示例性实施例的非易失性存储器装置的电压补偿结构的图。

参照图1，非易失性存储器装置可以包括多条栅极线gtla和gtlb、地址解码器xdec、至少一条电压补偿线vcl以及导电路径11、12、13和21。地址解码器xdec形成在外围电路区域pcr中，多条栅极线gtla和gtlb形成在存储器单元区域mcr中。根据发明构思的示例性实施例，电压补偿线vcl可以形成在外围电路区域pcr和/或存储器单元区域mcr中。

如将在下面描述的，地址解码器xdec可以设置在多条栅极线gtla和gtlb下方以驱动多条栅极线gtla和gtlb。多条栅极线gtla和gtlb在纵向方向d2上延伸并且在竖直方向d1上堆叠以形成存储器块。纵向方向d2可以被称为行方向。多条栅极线gtla和gtlb可以包括目标栅极线gtla和非目标栅极线gtlb。为了便于示出，图1示出了一条目标栅极线和一条非目标栅极线，但栅极线的数量可以改变。

电压补偿线vcl在行方向d2上与多条栅极线gtla和gtlb基本平行地延伸。电压补偿线vcl可以在竖直方向d1上与目标栅极线gtla叠置。如将在下面描述的，导电路径11、12、13和21可以包括竖直接触件、导电线等。导电路径11使地址解码器xdec与电压补偿线vcl的第一部分p1连接。导电路径11可以包括在竖直方向d1上延伸的上升竖直接触件。这里，上升竖直接触件中的“上升”表示驱动电压通过上升竖直接触件在向上的方向上传输。类似地，下降竖直接触件中的“下降”表示驱动电压通过下降竖直接触件在向下的方向上传输。导电路径12(例如，近导电路径12)在竖直方向d1上使电压补偿线vcl的第一部分p1和目标栅极线gtla的近端部分pn连接。导电路径13(例如，远导电路径13)在竖直方向d1上使电压补偿线vcl的第二部分p2和目标栅极线gtla的远端部分pf连接。导电路径21使地址解码器xdec与非目标栅极线gtlb的近端部分pn连接。

目标栅极线gtla可以由与非目标栅极线gtlb的材料不同的材料形成。在发明构思的示例性实施例中，目标栅极线gtla可以由多晶硅形成，非目标栅极线gtlb可以由金属形成。目标栅极线gtla的电阻可以大于非目标栅极线gtlb的电阻。

目标栅极线gtla的从近端部分pn到远端部分pf的第一电阻值可以大于非目标栅极线gtlb的从近端部分pn到远端部分pf的第二电阻值。例如，目标栅极线gtla可以由多晶硅形成，非目标栅极线gtlb可以由钨形成，第一电阻值可以显著大于第二电阻值。在这种情况下，在非目标栅极线gtlb的远端部分pf处的驱动电压的设置时间会相对短，但在目标栅极线gtla的远端部分pf处的驱动电压的设置时间会相对长。目标栅极线gtla的设置时间的增加会降低非易失性存储器装置的整体操作速度，并且降低非易失性存储器装置的性能。

根据发明构思的示例性实施例，通过使用具有较低电阻的电压补偿线vcl向目标栅极线gtla的远端部分pf额外地施加驱动电压，可以补偿具有较高电阻的目标栅极线gtla的电压降并且可以减少设置时间。从电压补偿线vcl的第一部分p1经由电压补偿线vcl到目标栅极线gtla的远端部分pf的导电路径的电阻值可以被设定为小于从电压补偿线vcl的第一部分p1经由目标栅极线gtla到目标栅极线gtla的远端部分pf的导电路径的电阻值。

如此，根据发明构思的示例性实施例的非易失性存储器装置可以通过使用具有相对较低电阻的电压补偿线补偿具有相对较高电阻的目标栅极线的电压降以减小栅极线之间的驱动电压的偏差来提高非易失性存储器装置和包括非易失性存储器装置的系统的性能。

图2是根据发明构思的示例性实施例的非易失性存储器装置的透视图。

在图2中，基本垂直于基底的顶表面的方向被称为第一方向或竖直方向d1，基本平行于基底的顶表面并彼此交叉的两个方向被称为第二方向(或行方向)d2和第三方向(或列方向)d3。例如，第二方向d2和第三方向d3可以彼此垂直。另外，图中的箭头所指示的方向及其反方向被认为是相同的方向。对第一方向d1、第二方向d2和第三方向d3的定义在本公开中引用的附图中是相同的。

参照图2，非易失性存储器装置可以包括形成有外围电路的外围电路区域pcr以及形成有存储器单元阵列的存储器单元区域mcr。

如将在下面描述的，外围电路区域pcr可以包括半导体基底以及形成在半导体基底处的外围电路。图1中的地址解码器xdec可以形成在外围电路区域pcr中。存储器单元区域mcr可以包括存储器单元阵列。如此，如图2中所示，可以通过采用外围上单元(celloverperiphery，cop)结构来减小非易失性存储器装置的尺寸，在cop结构中，外围电路形成在半导体基底上并且存储器单元阵列堆叠在外围电路上。

图3是示出根据发明构思的示例性实施例的非易失性存储器装置的框图。

参照图3，非易失性存储器装置30可以包括存储器单元阵列10、页缓冲器电路410、数据输入/输出(i/o)电路420、地址解码器430、控制电路450和电压发生器460。

存储器单元阵列10可以通过多条串选择线ssl、多条字线wl和多条地选择线gsl结合到地址解码器430。另外，存储器单元阵列10可以通过多条位线bl结合到页缓冲器电路410。

存储器单元阵列10可以包括结合到多条字线wl和多条位线bl的多个存储器单元。在发明构思的示例性实施例中，存储器单元阵列10可以是以三维结构(或垂直结构)形成在基底上的三维存储器单元阵列。在这种情况下，存储器单元阵列10可以包括垂直地取向使得至少一个存储器单元位于另一个存储器单元上的多个nand串。

控制电路450可以从存储器控制器接收命令(信号)cmd和地址(信号)addr，并基于命令信号cmd和地址信号addr来控制非易失性存储器装置30的擦除、编程和读取操作。擦除操作可以包括执行一系列擦除循环，编程操作可以包括执行一系列编程循环。每个擦除循环可以包括擦除操作和擦除验证操作。每个编程循环可以包括编程操作和编程验证操作。读取操作可以包括正常读取操作和数据恢复读取操作。

例如，控制电路450基于命令信号cmd可以产生用于控制电压发生器460的控制信号ctl，并且可以产生用于控制页缓冲器电路410的页缓冲器控制信号pbc，以及基于地址信号addr产生行地址r_addr和列地址c_addr。控制电路450可以向地址解码器430提供行地址r_addr，并且向数据输入/输出电路420提供列地址c_addr。

地址解码器430可以通过多条串选择线ssl、多条字线wl和多条地选择线gsl结合到存储器单元阵列10。在编程操作或读取操作期间，地址解码器430可以基于行地址r_addr将多条字线wl中的一条字线确定为被选择的字线，并将多条字线wl中的除了被选择的字线以外的其余的字线确定为未被选择的字线。

另外，在编程操作或读取操作期间，地址解码器430可以基于行地址r_addr将多条串选择线ssl中的一条确定为被选择的串选择线，并将多条串选择线ssl中的除了被选择的串选择线之外的其余的串选择线确定为未被选择的串选择线。

电压发生器460可以基于控制信号ctl产生用于非易失性存储器装置30的存储器单元阵列10的操作的字线电压vwl。电压发生器460可以从存储器控制器接收电力pwr。字线电压vwl可以通过地址解码器430被施加到多条字线wl。

例如，在编程操作期间，电压发生器460可以将编程电压施加到被选择的字线，并且可以将编程通过电压施加到未被选择的字线。另外，在编程验证操作期间，电压发生器460可以将编程验证电压施加到被选择的字线，并且可以将验证通过电压施加到未被选择的字线。

另外，在正常读取操作期间，电压发生器460可以将读取电压施加到被选择的字线，并且可以将读取通过电压施加到未被选择的字线。在数据恢复读取操作期间，电压发生器460可以将读取电压施加到与被选择的字线相邻的字线，并且可以将恢复读取电压施加到被选择的字线。

页缓冲器电路410可以通过多条位线bl结合到存储器单元阵列10。页缓冲器电路410可以包括多个缓冲器。在发明构思的示例性实施例中，多个缓冲器中的每个可以仅连接到一条位线。在发明构思的示例性实施例中，多个缓冲器中的每个可以连接到两条或更多条位线。

页缓冲器电路410可以临时存储将要在被选择的页中编程的数据或者从存储器单元阵列10的被选择的页读出的数据。

数据输入/输出电路420可以通过数据线dl结合到页缓冲器电路410。在编程操作期间，数据输入/输出电路420可以基于从控制电路450接收的列地址c_addr接收从存储器控制器接收的编程数据data并将编程数据data提供到页缓冲器电路410。在读取操作期间，数据输入/输出电路420可以基于从控制电路450接收的列地址c_addr向存储器控制器提供已经从存储器单元阵列10读取并存储在页缓冲器电路410中的读取数据data。

另外，页缓冲器电路410和数据输入/输出电路420可以从存储器单元阵列10的第一区域读取数据，并将该读取数据写到存储器单元阵列10的第二区域(例如，不向非易失性存储器装置30外部的源(诸如存储器控制器)传输数据)。换句话说，页缓冲器电路410和数据输入/输出电路420可以执行回拷操作(copy-backoperation)。

图4是根据发明构思的示例性实施例的非易失性存储器装置的俯视图。

图5是根据发明构思的示例性实施例的沿图4中的线i-i'截取的剖视图，图6是根据发明构思的示例性实施例的沿图4中的线ii-ii'截取的剖视图。

在发明构思的示例性实施例中，非易失性存储器装置可以具有存储器单元结构堆叠在外围电路上的外围上单元(cop)结构。存储器单元结构可以具有多个nand闪存单元相对于基底的顶表面垂直地(例如，在第一方向d1上)形成的垂直nand闪存装置结构。

为了清楚和简明的描述，图4中未示出存储器装置的一些元件。例如，图4示出了基体层图案201a、201b和201c、分离层图案206、第二杂质区域266、成型保护层212、第一连接接触件248a和第二连接接触件248b，并且省略了上述其它元件。

参照图4至图6，存储器装置可以包括包含外围电路的外围电路区域pcr以及包含存储器单元的存储器单元区域mcr。

外围电路区域pcr可以包括例如包含形成在基底100上的栅极结构130和源区/漏区103的晶体管、下绝缘层140和160、下接触件145以及下布线150和310。

基底100可以包括例如单晶硅或单晶锗的半导体材料。栅极结构130可以包括堆叠在基底100上的栅极绝缘层图案110和栅电极120。晶体管可以设置在基底100上。

栅极绝缘层图案110可以包括例如氧化硅或金属氧化物。栅电极120可以包括例如金属、金属氮化物或掺杂的多晶硅。源区/漏区103可以包括n型或p型杂质。

第一下绝缘层140可以形成在基底100上以覆盖诸如晶体管的结构，下接触件145可以延伸通过第一下绝缘层140以电连接到源区/漏区103。

下布线150和310可以设置在第一下绝缘层140上，并且可以分别电连接到下接触件145和贯穿基底过孔320。贯穿基底过孔320可以连接到底垫(pad，也被称为“焊盘”)330。第二下绝缘层160可以形成在第一下绝缘层140上以覆盖下布线150和310。图5示出了下布线150和310形成在同一层中的非限制性示例，但下布线150和310可以分布在不同的布线层中，如将在下面参照图17描述的。

第一下绝缘层140和第二下绝缘层160可以包括例如氧化硅的绝缘材料。下接触件145以及下布线150和310可以包括例如金属、金属氮化物或掺杂的多晶硅。

存储器单元区域mcr可以包括第一基体层图案201a、第二基体层图案201b和第三基体层图案201c、沟道225、栅极线260、位线285和连接布线296等。

分离层图案206可以在第二方向d2上延伸，多个分离层图案206可以沿第三方向d3布置。因此，基体层可以物理地划分为第一基体层图案201a、第二基体层图案201b和第三基体层图案201c。图4至图6示出了三个基体层图案201a、201b和201c；然而，基体层图案的数量不限于此。

基体层图案201a、201b和201c可以包括多晶硅或单晶硅。在发明构思的示例性实施例中，基体层图案201a、201b和201c还可以包括诸如硼(b)的p型杂质。在这种情况下，基体层图案201a、201b和201c可以用作p型阱。

分离层图案206可以在第二方向d2上线性地延伸。基体层图案201a、201b和201c可以被分离层图案206物理地分开。分离层图案206可以包括具有例如氧化硅的绝缘层图案。

沟道225可以设置在基体层图案201a、201b和201c上，并且可以从基体层图案201a、201b和201c的顶表面沿第一方向d1延伸。沟道225可以具有中空圆柱形形状或杯形形状。沟道225可以包括多晶硅或单晶硅，并且可以包括掺杂有以诸如硼的p型杂质为例的杂质区域。

多个沟道225可以在第二方向d2上布置以形成沟道行，多个沟道行可以在第三方向d3上布置。在发明构思的示例性实施例中，包括在相邻的沟道行中的沟道225可以以z字形排列布置为彼此面对。因此，可以增大基体层图案201a、201b和201c的单位区域中的沟道225的密度。

填充层图案230可以形成在沟道225的内部空间中。填充层图案230可以具有柱形形状或实心圆柱形形状。填充层图案230可以包括具有例如氧化硅的绝缘层图案。

根据发明构思的示例性实施例，沟道225可以具有柱形形状或实心圆柱形形状。在这种情况下，可以省略填充层图案230。

介电层结构220可以形成在沟道225的外侧壁上。介电层结构220可以具有中心底部是开口的杯形形状，或者具有吸管形状。

介电层结构220可以包括可从沟道225的外侧壁顺序地堆叠的隧道绝缘层、电荷存储层和阻挡层。阻挡层可以包括氧化硅或诸如氧化铪或氧化铝的金属氧化物。电荷存储层可以包括诸如氮化硅的氮化物或金属氧化物，隧道绝缘层可以包括诸如氧化硅的氧化物。例如，介电层结构220可以具有氧化物-氮化物-氧化物(ono)层叠结构。

垫240可以形成在填充层图案230、沟道225和介电层结构220上。例如，填充层图案230、沟道225和介电层结构220可以被垫240覆盖或封闭。垫240可以包括多晶硅或单晶硅。垫240还可以包括例如磷(p)或砷(as)的n型杂质。

如图5中所示，多个垫240可以在第二方向d2上布置以形成与沟道行基本相应的垫行。多个垫行可以在第三方向d3上布置。

栅极线260(例如，260a至260f)可以设置在介电层结构220的外侧壁上，并且可以在第一方向d1上彼此间隔开。在发明构思的示例性实施例中，每条栅极线260可以围绕至少一个沟道行的沟道225，并且可以在第二方向d2上延伸。

例如，如图4至图6中所示，每条栅极线260可以围绕六个沟道行，然而，被每条栅极线260围绕的沟道行的数量不限于此。

栅极线260可以包括具有低电阻的金属和/或其氮化物。例如，栅极线260可以包括钨(w)、氮化钨、钛(ti)、氮化钛、钽(ta)、氮化钽或铂(pt)等。在发明构思的示例性实施例中，栅极线260可以具有包括由金属氮化物和金属层形成的阻挡层的多层结构。如将在下面参照图10描述的，一些栅极线260可以是停止线(stopperline)。停止线可以由多晶硅形成，以根据制造工艺获得适当的蚀刻速率。

例如，最下面的栅极线260a可以用作地选择线(gsl)。gsl上的四条栅极线260b、260c、260d和260e可以用作字线。字线上的最上面的栅极线260f可以用作串选择线(ssl)。

在这种情况下，gsl、字线和ssl可以分别以单层、四层和单层形成。然而，gsl、字线和ssl中的每者的层的数量不受具体限制。根据发明构思的示例性实施例，gsl和ssl可以形成为两层，字线可以形成为2ⁿ层，例如4层、8层或16层。可以考虑半导体装置的电路设计和集成度来确定栅极线260的堆叠数量。

层间绝缘层202(例如，202a至202g)可以沿第一方向d1设置在栅极线260之间。层间绝缘层202可以包括氧化硅基材料，例如，二氧化硅(sio2)，碳氧化硅(sioc)或氟氧化硅(siof)。栅极线260可以通过层间绝缘层202沿第一方向d1彼此绝缘。

栅极线切割区域256可以沿第一方向d1穿过栅极线260和层间绝缘层202形成。栅极线切割区域256可以具有在第二方向d2上延伸的槽形状或沟形状。

在第二方向d2上延伸的栅极线切割图案270可以设置在第二杂质区域266上。多个第二杂质区域266和栅极线切割图案270可以沿第三方向d3布置。在发明构思的示例性实施例中，第二杂质区域266可以包括例如磷(p)或砷(as)的n型杂质。栅极线切割图案270可以包括具有例如氧化硅的绝缘层图案。还可以在第二杂质区域266上形成金属硅化物图案(诸如硅化钴图案和/或硅化镍图案)。

在发明构思的示例性实施例中，共享栅极线260的单元块可以通过栅极线切割图案270来限定。可以通过分离层图案206将单元块划分为子单元块。因此，可以减小单个块的尺寸或大小，从而可以实现分段操作控制。

在发明构思的示例性实施例中，可以为每基体层图案201a、201b和201c设置第二杂质区域266中的一个和栅极线切割图案270中的一个。如图6中所示，例如，第二杂质区域266可以形成在第二基体层图案201b的中心区域处，栅极线切割图案270可以设置在第二杂质区域266上。

可以为每基体层图案201a、201b和201c提供连接触件和连接布线，以从外围电路传输电信号和/或电压。

在发明构思的示例性实施例中，成型保护层212可以形成在基体层图案201a、201b和201c以及分离层图案206的侧部上。第一连接接触件248a可以延伸穿过成型保护层212以与形成在基体层图案201a、201b和201c的侧部处的第一杂质区域248接触。第二连接接触件248b可以延伸穿过成型保护层212、基体层图案201a、201b和201c以及第二下绝缘层160，以与下布线150接触。第一绝缘层图案241a和第二绝缘层图案241b可以分别形成在第一连接接触件248a和第二连接接触件248b的侧壁上。

第一插塞291和第二插塞293可以延伸穿过上绝缘层275，以分别与第一连接接触件248a和第二连接接触件248b接触。连接布线296可以设置在上绝缘层275上，以使第一插塞291和第二插塞293电连接。

上栅极线切割图案252可以形成在上栅极线切割区域250中。上栅极线切割图案252可以包括绝缘材料，例如氧化硅。

在发明构思的示例性实施例中，可以提供上栅极线切割区域250或上栅极线切割图案252，以用于在每个单元块中分离ssl。在这种情况下，上栅极线切割区域250或上栅极线切割图案252可以延伸穿过最上面的层间绝缘层202g和ssl260f，并且可以部分地延伸穿过直接在ssl260f下方的层间绝缘层202f。

上绝缘层275可以形成在最上面的层间绝缘层202g、垫240、上栅极线切割图案252、栅极线切割图案270、第一连接接触件248a和第二连接接触件248b上。

位线接触件280可以穿过上绝缘层275形成以与垫240接触。多个位线接触件280可以形成为限定与沟道225或垫240的布置对应的阵列。

位线285可以设置在上绝缘层275上以电连接到位线接触件280。例如，位线285可以在第三方向d3上延伸以电连接到多个位线接触件280。位线285和分离层图案206可以在基本相同的方向上延伸。

根据上述示例性实施例，基体层图案201a、201b和201c可以通过分离层图案206物理地分开。因此，第一基体层图案至第三基体层图案201a、201b和201c能够独立地或单独地操作。

单元块可以进一步被分离层图案206分段或划分，因此可以减小由于单元块的大尺寸引起的信号干扰或扰乱。因此，可以提高半导体装置的可靠性。

图7是示出根据发明构思的示例性实施例的如参照图4至图6描述的存储器块的等效电路的电路图。

存储器单元阵列可以包括多个存储器块。图7的存储器块blki可以在基底上以三维结构(或垂直结构)形成。例如，包括在存储器块blki中的多个nand串或单元串可以在垂直于基底的上表面的第一方向d1上形成。

参照图7，存储器块blki可以包括结合在位线bl1、bl2和bl3与共源线csl之间的nand串ns11至ns33。nand串ns11至ns33中的每个可以包括串选择晶体管sst、多个存储器单元mc1至mc8和地选择晶体管gst。在图7中，nand串ns11至ns33中的每个被示出为包括八个存储器单元mc1至mc8。然而，发明构思不限于此。在发明构思的示例性实施例中，nand串ns11至ns33中的每个可以包括任意数量的存储器单元。

每个串选择晶体管sst可以连接到相应的串选择线(ssl1到ssl3中的一条)。多个存储器单元mc1至mc8可以分别连接到相应的栅极线gtl1至gtl8。栅极线gtl1至gtl8可以是字线，其中一些可以是虚设字线。另外，栅极线gtl1至gtl8中的一些可以是中间开关线，连接到中间开关线的存储器单元可以称为中间开关晶体管。每个地选择晶体管gst可以连接到相应的地选择线(gsl1到gsl3中的一条)。每个串选择晶体管sst可以连接到相应的位线(例如，bl1、bl2和bl3中的一条)，并且每个地选择晶体管gst可以连接到共源线csl。

具有基本同一高度的字线(例如，wl1)可以共同连接，并且地选择线gsl1至gsl3和串选择线ssl1至ssl3可以分开。另外，对应于中间开关线的栅极线可以分开，如将在下面所描述。在图7中，存储器块blki被示出为结合到八条栅极线gtl1到gtl8和三条位线bl1到bl3。然而，发明构思不限于此。存储器单元阵列10中的每个存储器块可以结合到任何数量的字线和任何数量的位线。

图8是示出根据发明构思的示例性实施例的非易失性存储器装置中的外围区域的风车结构的图。

参照图8，外围电路区域pcr1可以被划分为第一区域rg1至第四区域rg4。地址解码器xdec可以形成在第一区域rg1和第二区域rg2中。页缓冲器电路pgbuf可以形成在第三区域rg3和第四区域rg4中。地址解码器xdec可以分布在第一区域rg1和第二区域rg2中，使得地址解码器xdec可以覆盖与第二方向d2垂直的第一方向d1上的长度，同时页缓冲器电路pgbuf可以覆盖第二方向d2上的长度。图8的结构可以称为第一风车结构。

在图8的第一风车结构中，地址解码器xdec可以设置在存储器块的在行方向d2上的第一边缘部分edg1和第二边缘部分edg2处，该存储器块形成在外围电路区域pcr1之上的存储器单元区域mcr中。在下文中，参照图9至图12描述可以应用于第一风车结构的电压补偿结构的示例性实施例。图9、图11和图12是沿图8中的线a-a'截取的剖视图。

图9是示出根据发明构思的示例性实施例的可应用于图8的风车结构的电压补偿结构的剖视图。

参照图9，在行方向d2上延伸并在竖直方向d1上堆叠以形成存储器块的多条栅极线可以包括串选择线ssl、字线wl0至wlm、虚设字线dwl、停止线stp和地选择线gsl。

图9示出了电压补偿线vcl设置在多条栅极线之上并且上述目标栅极线对应于停止线stp的示例。

例如，地址解码器xdec可以设置在存储器块的在第二方向d2上的第一边缘部分edg1中。在这种情况下，电压补偿线vcl的第一部分p1和停止线stp的近端部分pn在竖直方向d1上对应于第一边缘部分edg1，电压补偿线vcl的第二部分p2和停止线stp的远端部分pf在竖直方向d1上对应于第二边缘部分edg2。

用于将驱动电压从地址解码器xdec传输到对应于目标栅极线的停止线stp的电压补偿结构可以包括电压补偿线vcl、上升竖直接触件rvc、第一下降竖直接触件fvc1和第二下降竖直接触件fvc2。为了便于说明，在图9中省略了用于将驱动电压传输到对应于非目标栅极线的其它栅极线ssl、dwl、wl和gsl的其它导电路径。

上升竖直接触件rvc对应于图1中的导电路径11，第一下降竖直接触件fvc1对应于图1中的近导电路径12，第二下降竖直接触件fvc2对应于图1中的远导电路径13。

电压补偿线vcl在行方向d2上与多条栅极线基本平行地延伸，电压补偿线vcl在竖直方向d1上与停止线stp叠置。上升竖直接触件rvc在竖直方向d1上延伸，以使地址解码器xdec和电压补偿线vcl的第一部分p1连接。第一下降竖直接触件fvc1在竖直方向d1上使电压补偿线vcl的第一部分p1和停止线stp的近端部分pn连接。第二下降竖直接触件fvc2在竖直方向d1上使电压补偿线vcl的第二部分p2和停止线stp的远端部分pf连接。

如此，通过使用具有相对较低的电阻的导电路径rvc、vcl、fvc1和fvc2将驱动电压除了施加到停止线stp的近端部分pn之外还施加到远端部分pf，可以补偿具有相对较高的电阻的停止线stp的电压降。

图10是用于描述根据发明构思的示例性实施例的非易失性存储器装置中包括的目标栅极线的图。

参照图10，每个单元串str的沟道孔可以包括第一子沟道孔610和第二子沟道孔510。沟道孔可以称为柱。第一子沟道孔610可以包括沟道层611、内部材料612和绝缘层613。第二子沟道孔510可以包括沟道层511、内部材料512和绝缘层513。第一沟道孔610的沟道层611可以通过p型硅垫sip连接到第二子沟道孔510的沟道层511。

子沟道孔610和510可以利用具有合适的蚀刻速率的停止线gtl5形成。例如，停止线gtl5可以由多晶硅形成，而其它栅极线gtl1至gtl4和gtl6至gtl8可以由诸如钨的金属形成，以实现合适的蚀刻速率。停止线gtl5的电阻值可以显著地大于其它栅极线gtl1至gtl4和gtl6至gtl8的电阻值。即使停止线的电阻值可以根据多晶硅的掺杂密度而变化，停止线gtl5的电阻值也可以是其它栅极线gtl1至gtl4和gtl6至gtl8的电阻值的大约6倍。具有相对较大电阻值的停止线的电压降可以使用根据发明构思的示例性实施例的电压补偿结构得以补偿。

图11和图12是示出根据发明构思的示例性实施例的可应用于图8的风车结构的电压补偿结构的剖视图。

参照图11，在行方向d2上延伸并在竖直方向d1上堆叠以形成存储器块的多条栅极线可以包括串选择线ssl、字线wl0至wlm、虚设字线dwl、第一停止线stpm、第二停止线stpb和地选择线gsl。

图11示出了第一电压补偿线vcl1和第二电压补偿线vcl2设置在多条栅极线之上并且上述目标栅极线对应于第一停止线stpm和第二停止线stpb的示例。第一电压补偿线vcl1补偿设置在多条栅极线的中心部分处的第一停止线stpm的驱动电压，第二电压补偿线vcl2补偿设置在多条栅极线的最低部分处的第二停止线stpb的驱动电压。

例如，地址解码器xdec可以设置在存储器块的第二方向d2上的第一边缘部分edg1中。在这种情况下，电压补偿线vcl1和vcl2的第一部分p11和p21以及停止线stpm和stpb的近端部分pn1和pn2在竖直方向d1上对应于第一边缘部分edg1，电压补偿线vcl1和vcl2的第二部分p12和p22以及停止线stpm和stpb的远端部分pf1和pf2在竖直方向d1上对应于第二边缘部分edg2。

用于将驱动电压从地址解码器xdec传输到对应于目标栅极线的停止线stpb和stpm的电压补偿结构可以包括第一电压补偿线vcl1、第二电压补偿线vcl2、第一上升竖直接触件rvc1、第二上升竖直接触件rvc2、第一下降竖直接触件fvc11、第二下降竖直接触件fvc21、第三下降竖直接触件fvc12和第四下降竖直接触件fvc22。为了便于说明，在图11中省略了用于将驱动电压传输到对应于非目标栅极线的其它栅极线ssl、dwl、wl和gsl的其它导电路径。

第一上升竖直接触件rvc1和第二上升竖直接触件rvc2对应于图1中的导电路径11。第一下降竖直接触件fvc11和第二下降竖直接触件fvc21对应于图1中的近导电路径12，第三下降竖直接触件fvc12和第四下降竖直接触件fvc22对应于图1中的远导电路径13。

第一电压补偿线vcl1和第二电压补偿线vcl2在行方向d2上与多条栅极线基本平行地延伸，第一电压补偿线vcl1和第二电压补偿线vcl2在竖直方向d1上与第一停止线stpm和第二停止线stpb叠置。第一上升竖直接触件rvc1和第二上升竖直接触件rvc2在竖直方向d1上延伸，以分别使地址解码器xdec和第一电压补偿线vcl1的第一部分p11连接并使地址解码器xdec和第二电压补偿线vcl2的第一部分p21连接。第一下降竖直接触件fvc11和第二下降竖直接触件fvc21在竖直方向d1上分别使第一电压补偿线vcl1的第一部分p11和第一停止线stpm的近端部分pn1连接并使第二电压补偿线vcl2的第一部分p21和第二停止线stpb的近端部分pn2连接。第三下降竖直接触件fvc12和第四下降竖直接触件fvc22在竖直方向d1上分别使第一电压补偿线vcl1的第二部分p12和第一停止线stpm的远端部分pf1连接并使第二电压补偿线vcl2的第二部分p22和第二停止线stpb的远端部分pf2连接。

如此，通过使用具有相对较低的电阻的导电路径rvc1、rvc2、vcl1、vcl2、fvc11、fvc21、fvc12和fvc22将驱动电压除了施加到停止线stpm和stpb的近端部分pn1和pn2之外还施加到停止线stpm和stpb的远端部分pf1和pf2，可以补偿具有相对较高电阻的停止线stpm和stpb的电压降。

参照图12，在行方向d2上延伸并在竖直方向d1上堆叠以形成存储器块的多条栅极线可以包括串选择线ssl、字线wl0至wlm、虚设字线dwl和地选择线gsl。

图12示出了电压补偿线vcl设置在多条栅极线之上并且上述目标栅极线对应于地选择线gsl的示例。根据存储器单元区域mcr中的存储器块的制造工艺，地选择线gsl可以由具有比其它栅极线ssl、wl和dwl的电阻大的电阻的材料形成。除了目标栅极线从停止线stp改变为地选择线gsl之外，图12的电压补偿结构与图9的电压补偿结构基本相同，因此省略了重复的描述。

图13是示出根据发明构思的示例性实施例的非易失性存储器装置中的外围区域的风车结构的图。

参照图13，外围电路区域pcr2可以被划分为第一区域rg1至第六区域rg6。地址解码器xdec可以形成在第一区域rg1和第二区域rg2中。页缓冲器电路pgbuf可以形成在第三区域rg3和第四区域rg4中。地址解码器xdec可以分布在第一区域rg1和第二区域rg2中，使得地址解码器xdec可以覆盖与第二方向d2垂直的第一方向d1上的长度，并且同时页缓冲器电路pgbuf可以覆盖第二方向d2上的长度。图13的结构可以称为第二风车结构。

在图13的第二风车结构中，地址解码器xdec可以设置在存储器块的在行方向d2上的第一边缘部分edg1和第二边缘部分edg2之间的中心部分处，该存储器块形成在外部电路区域pcr2之上的存储器单元区域mcr中。在下文中，参照图14、图15和图16描述可以应用于第二风车结构的电压补偿结构的示例性实施例，图14、图15和图16是沿图13中的线a-a'截取的剖视图。

图14、图15和图16是示出根据发明构思的示例性实施例的可应用于图13的风车结构的电压补偿结构的剖视图。

参照图14，多条栅极线可以包括串选择线ssl、字线wl0至wlm、虚设字线dwl、停止线stp和地选择线gsl。每条栅极线可以被划分为设置在图14中的右侧部分处的第一区段seg1以及设置在图14中的左侧部分处的第二区段seg2。

图14示出了电压补偿线vcl设置在多条栅极线之上并且上述目标栅极线对应于停止线stp的示例。

例如，地址解码器xdec可以设置在存储器块的在第二方向d2上的第一边缘部分edg1和第二边缘部分edg2之间的中心部分cnt中。在这种情况下，电压补偿线vcl的第一部分p1以及停止线stp的近端部分pn1和pn2在竖直方向d1上对应于中心部分cnt，电压补偿线vcl的第二部分p21和p22以及停止线stp的远端部分pf1和pf2在竖直方向d1上对应于第一边缘部分edg1和第二边缘部分edg2。

用于将驱动电压从地址解码器xdec传输到对应于目标栅极线的停止线stp的电压补偿结构可以包括电压补偿线vcl、上升竖直接触件rvc、第一下降竖直接触件fvc11、第二下降竖直接触件fvc21、第三下降竖直接触件fvc12和第四下降竖直接触件fvc22。为了便于说明，在图14中省略了用于将驱动电压传输到对应于非目标栅极线的其它栅极线ssl、dwl、wl和gsl的其它导电路径。

上升竖直接触件rvc对应于图1中的导电路径11，第一下降竖直接触件fvc11和第二下降竖直接触件fvc21对应于图1中的近导电路径12，第三下降竖直接触件fvc12和第四下降竖直接触件fvc22对应于图1中的远导电路径13。

电压补偿线vcl在行方向d2上与多条栅极线基本平行地延伸，电压补偿线vcl在竖直方向d1上与停止线stp叠置。上升竖直接触件rvc在竖直方向d1上延伸，以使地址解码器xdec和电压补偿线vcl的第一部分p1连接。第一下降竖直接触件fvc11在竖直方向d1上使电压补偿线vcl的第一部分p1和停止线stp的第一区段seg1的近端部分pn1连接。第二下降竖直接触件fvc21在竖直方向d1上使电压补偿线vcl的第一部分p1和停止线stp的第二区段seg2的近端部分pn2连接。第三下降竖直接触件fvc12在竖直方向d1上使电压补偿线vcl的对应于第一边缘部分edg1的第二部分p21和停止线stp的第一区段seg1的远端部分pf1连接。第四下降竖直接触件fvc22在竖直方向d1上使电压补偿线vcl的对应于第二边缘部分edg2的第二部分p22和停止线stp的第二区段seg2的远端部分pf2连接。

参照图15，用于将驱动电压从地址解码器xdec传输到对应于目标栅极线的停止线stp的电压补偿结构可以包括第一电压补偿线vcl1、第二电压补偿线vcl2、第一上升竖直接触件rvc1、第二上升竖直接触件rvc2、第一下降竖直接触件fvc11、第二下降竖直接触件fvc21、第三下降竖直接触件fvc12、第四下降竖直接触件fvc22、第五下降竖直接触件fvc11'、第六下降竖直接触件fvc21'、第七下降竖直接触件fvc12'和第八下降竖直接触件fvc22'。使用第一电压补偿线vcl1的第一停止线stpm的电压补偿路径可以与图14的的使用电压补偿线vcl的停止线stp的电压补偿路径基本相同。除了第一下降竖直接触件至第四下降竖直接触件fvc11、fvc21、fvc12和fvc22被第五下降竖直接触件至第八下降竖直接触件fvc11'、fvc21'、fvc12'和fvc22'替代、近端部分pn1和pn2以及远端部分pf1和pf2被对应的部分pn1'、pn2'、pf1'和pf2'替代以及第一部分p1与第二部分p21和p22被对应的部分p1'、p21'和p22'替代之外，使用第二电压补偿线vcl2的第二停止线stpb的电压补偿路径可以与图14的使用电压补偿线vcl的停止线stp的电压补偿路径基本相同。

参照图16，除了将目标栅极线从停止线stp改变为地选择线gsl之外，图16的电压补偿结构与图14的电压补偿结构基本相同，因此省略了重复的描述。

图17是示出根据发明构思的示例性实施例的非易失性存储器装置的剖视图。图17的存储器装置与图4至图6的存储器装置相似，省略了重复的描述。

与图5的包括一个下布线层的非易失性存储器装置相比较，图17的存储器装置包括多个下布线层。例如，第二下绝缘层160可以形成在第一下绝缘层140上以覆盖下布线150，第三下绝缘层162可以形成在第二下绝缘层160上以覆盖下布线152，第四下绝缘层164可以形成在第三下绝缘层162上以覆盖下布线310。图17示出了贯穿基底过孔320连接到最上面的布线层中的下布线310；然而，连接不限于此。例如，贯穿基底过孔320可以根据信号线的路由连接到各层中的下布线。在下文中，参照图18至图21描述最上面的布线层中的布线用作电压补偿线vcl的示例。

图18至图21是示出根据发明构思的示例性实施例的可应用于图17的非易失性存储器装置的电压补偿结构的剖视图。

除了电压补偿线vcl设置在多条栅极线的下方之外，图18至图21的电压补偿结构分别与图9、图12、图14和图15的电压补偿结构基本相同，因此可以省略重复描述。也可以将图11和15的示例修改为将电压补偿线vcl设置在多条栅极线下方。

参照图18，第一导电线cl1和第二导电线cl2可以分别设置在多条栅极线ssl、wl0至wlm、dwl、stp和gsl之上的第一边缘部分edg1和第二边缘部分edg2中。第一上升竖直接触件rvc1使地址解码器xdec和电压补偿线vcl的第一部分p1连接。第二上升竖直接触件rvc2使电压补偿线vcl的第一部分p1和第一导电线cl1连接。第三上升竖直接触件rvc3使电压补偿线vcl的第二部分p2和第二导电线cl2连接。第一下降竖直接触件fvc1使第一导电线cl1和对应于目标栅极线的停止线stp的近端部分pn连接。第二下降竖直接触件fvc2使第二导电线cl2和停止线stp的远端部分pf连接。

除了目标栅极线从停止线stp改变为地选择线gsl之外，图19的电压补偿结构与图18的电压补偿结构基本相同，因此省略了重复描述。

参照图20，第一导电线cl1、第二导电线cl2和第三导电线cl3可以分别设置在多条栅极线ssl、wl0至wlm、dwl、stp和gsl之上的中心部分cnt、第一边缘部分edg1和第二边缘部分edg2中。第一上升竖直接触件rvc1使地址解码器xdec和电压补偿线vcl的第一部分p1连接。第二上升竖直接触件rvc2使电压补偿线vcl的第一部分p1和第一导电线cl1连接。第三上升竖直接触件rvc3使电压补偿线vcl的对应于第一边缘部分edg1的第二部分p21和第二导电线cl2连接。第四上升竖直接触件rvc4使电压补偿线vcl的对应于第二边缘部分edg2的第二部分p22和第三导电线cl3连接。第一下降竖直接触件fvc11使第一导电线cl1和对应于目标栅极线的停止线stp的第一区段seg1的近端部分pn1连接。第二下降竖直接触件fvc21使第一导电线cl1和停止线stp的第二区段seg2的近端部分pn2连接。第三下降竖直接触件fvc12使第二导电线cl2和停止线stp的第一区段seg1的远端部分pf1连接。第四下降竖直接触件fvc22使第三导电线cl3和停止线stp的第二区段seg2的远端部分pf2连接。

除了目标栅极线从停止线stp改变为地选择线gsl之外，图21的电压补偿结构与图20的电压补偿结构基本相同，因此省略了重复描述。

图22是示出根据发明构思的示例性实施例的固态硬盘或固态驱动盘(ssd)的框图。

参照图22，ssd1000包括多个非易失性存储器装置1100以及ssd控制器1200。

非易失性存储器装置1100可以可选地配置为接收高电压vpp。非易失性存储器装置1100可以对应于根据发明构思的示例性实施例的上述存储器装置。因此，非易失性存储器装置1100可以包括电压补偿结构以补偿具有相对大电阻的目标栅极线的电压降。

ssd控制器1200通过多个通道ch1至chi连接到非易失性存储器装置1100。ssd控制器1200包括一个或更多个处理器1210、缓冲器存储器1220、纠错码(ecc)电路1230、主机接口1250和非易失性存储器(nvm)接口1260。缓冲器存储器1220存储用于驱动ssd控制器1200的数据。缓冲器存储器1220包括多条存储器线，每条存储器线存储数据或命令。ecc电路1230计算在写入操作时要编程的数据的纠错码值，并在读取操作时使用纠错码值纠正读取数据的错误。在数据恢复操作中，ecc电路1230纠正从非易失性存储器装置1100恢复的数据的错误。

如上所述，根据发明构思的示例性实施例的非易失性存储器装置可以通过使用具有相对较低电阻的电压补偿线补偿具有相对较高电阻的目标栅极线的电压降以减小栅极线之间的驱动电压的偏差来提高非易失性存储器装置和包括非易失性存储器装置的系统的性能。

发明构思可以应用于具有用于加密数据的存储器中处理器(processor-in-memory，pim)的任何电子装置和系统。例如，发明构思可以应用于诸如存储器卡、固态驱动盘(ssd)、嵌入式多媒体卡(emmc)、移动电话，智能电话、个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、摄像机、个人计算机(pc)、服务器计算机、工作站、膝上型计算机、数字tv、机顶盒、便携式游戏机、导航系统、可穿戴装置、物联网(iot)装置、万物互联网(ioe)装置、电子书、虚拟现实(vr)装置、增强现实(ar)装置等的系统。

尽管已经参照发明构思的示例性实施例示出并描述了发明构思，但是对于本领域普通技术人员来说将明显的是，在实质上不脱离发明构思的如权利要求所阐述的精神和范围的情况下，可以对其作出形式和细节上的各种修改。