半导体存储装置的制作方法

本公开涉及半导体装置。

背景技术：

半导体装置的较高的集成度可能是期望的，以满足消费者对优良的性能以及低廉的价格的需求。对于半导体装置，由于它们的集成度会是决定产品价格的重要因素，因此会特别期望提高集成度。对于二维或平面半导体装置，由于它们的集成度主要由单位存储单元占据的面积决定，因此集成度受精细图案形成技术的水平的影响很大。然而，用于提高图案精细度的极其昂贵的工艺设备会对提高二维或平面半导体装置的集成度设定实际的限制。为了克服这种限制，最近已经提出了包括三维布置的存储单元的三维半导体存储装置。

技术实现要素：

发明构思的一些实施例提供了一种被构造为具有提高的集成密度的三维半导体存储装置。

根据发明构思的一些实施例，半导体存储装置可以包括基底。半导体存储装置可以包括堆叠件，该堆叠件包括竖直地堆叠在基底上的多个层。所述多个层中的每一个层可以包括：半导体图案，在第一方向上延伸；以及第一导电线，连接到半导体图案中的至少一个半导体图案并在与第一方向交叉的第二方向上延伸。半导体存储装置可以包括第二导电线和第三导电线，第二导电线和第三导电线在与第一方向和第二方向垂直的第三方向上延伸，以穿透堆叠件。半导体图案可以包括：第一半导体图案和第二半导体图案，在所述多个层中的第一层中在第一方向上彼此相邻并彼此间隔开；以及位于所述多个层中的第二层中的第三半导体图案，在第三方向上与第一半导体图案竖直地叠置。半导体存储装置可以包括栅极绝缘层。栅极绝缘层可以位于第二导电线与第一半导体图案之间以及第二导电线与第三半导体图案之间。第三导电线可以位于第一半导体图案与第二半导体图案之间，并且可以共同地连接到第一半导体图案和第二半导体图案。

根据发明构思的一些实施例，半导体存储装置可以包括基底。半导体存储装置可以包括堆叠件，该堆叠件包括竖直地堆叠在基底上的多个层。所述多个层中的每一个层可以包括：第一半导体结构和第二半导体结构，在第一方向上彼此相邻并彼此间隔开；以及第一导电线，在第一方向上延伸以连接到第一半导体结构和第二半导体结构。半导体存储装置可以包括第二导电线，第二导电线在与第一方向垂直的第二方向上竖直地延伸以穿透堆叠件，并且在第一方向上彼此间隔开。第二导电线中的第一条第二导电线和第二条第二导电线可以分别与第一半导体结构和第二半导体结构相邻。半导体存储装置可以包括位于第一半导体结构与第二导电线中的第一条第二导电线之间的第一栅极绝缘层。半导体存储装置可以包括位于第二半导体结构与第二导电线中的第二条第二导电线之间的第二栅极绝缘层。半导体存储装置可以包括在第二方向上竖直地延伸并且在第一方向上彼此间隔开的第三导电线。第三导电线中的第一条第三导电线和第二条第三导电线可以分别连接到第一半导体结构的第一端和第二半导体结构的的第一端。半导体存储装置可以包括在第二方向上竖直地延伸以穿透位于第二导电线中的第一条第二导电线与第二条第二导电线之间的堆叠件的屏蔽线。

根据发明构思的一些实施例，半导体存储装置可以包括基底。半导体存储装置可以包括堆叠件，该堆叠件包括竖直地堆叠在基底上的多个层。所述多个层中的每一个层可以包括顺序地堆叠的第一绝缘层、半导体层和第二绝缘层。半导体存储装置可以包括位于第二绝缘层中并在第一方向上延伸的第一导电线。半导体存储装置可以包括在与第一方向垂直的第三方向上竖直地延伸以穿透堆叠件的第二导电线和第三导电线。半导体存储装置可以包括与第二导电线相邻的栅极绝缘层。半导体层可以包括半导体图案，该半导体图案与第一导电线叠置并且在与第一方向交叉的第二方向上延伸。栅极绝缘层可以位于第二导电线与半导体图案之间。第三导电线可以连接到半导体图案的第一端。

根据发明构思的一些实施例，半导体存储装置可以包括基底。半导体存储装置可以包括位于基底上并在第一方向上彼此间隔开的第一子单元阵列和第二子单元阵列。半导体存储装置可以包括在第一子单元阵列与第二子单元阵列之间竖直地延伸的公共导电线。公共导电线可以在与第一方向交叉的第二方向上彼此间隔开。第一子单元阵列和第二子单元阵列中的每一个可以包括：第一导电线，在第二方向上延伸并且竖直地堆叠；第二导电线，竖直地延伸并在第二方向上彼此间隔开；以及存储单元，位于第一导电线与第二导电线之间。存储单元可以包括分别位于第一子单元阵列和第二子单元阵列中的第一存储单元和第二存储单元。第一存储单元和第二存储单元可以在第一方向上彼此间隔开。公共导电线中的一条公共导电线可以位于第一存储单元与第二存储单元之间，并且可以共同地连接到第一存储单元和第二存储单元。

附图说明

通过下面结合附图进行的简要描述，将更清楚地理解示例实施例。附图表示如这里所描述的非限制性的示例实施例。

图1是示意性地示出根据发明构思的一些实施例的三维半导体存储装置的单元阵列的电路图。

图2是示出根据发明构思的一些实施例的三维半导体存储装置的透视图。

图3是示出图2的存储装置的存储单元的放大的透视图。

图4是示出图3的存储单元的平面图。

图5是沿图4的线a-a'截取的剖视图。

图6是示出根据发明构思的一些实施例的三维半导体存储装置的存储单元的放大的透视图。

图7是示出图6的存储单元的平面图。

图8是沿图7的线a-a'截取的剖视图。

图9是示出根据发明构思的一些实施例的三维半导体存储装置的存储单元的放大的透视图。

图10是示出根据发明构思的一些实施例的三维半导体存储装置的第一存储单元和第二存储单元的放大的透视图。

图11是示出图10的第一存储单元和第二存储单元的平面图。

图12是示出根据发明构思的一些实施例的三维半导体存储装置的第一存储单元和第二存储单元的放大的透视图。

图13是示出图12的第一存储单元和第二存储单元的平面图。

图14是示出根据发明构思的一些实施例的三维半导体存储装置的第一存储单元和第二存储单元的放大的透视图。

图15是示出图14的第一存储单元和第二存储单元的平面图。

图16是示意性地示出根据发明构思的一些实施例的三维半导体存储装置的单元阵列的电路图。

图17是示出根据发明构思的一些实施例的三维半导体存储装置的透视图。

图18是示出图17的存储装置的存储单元的放大的透视图。

图19是示出图18的存储单元的平面图。

图20是沿图19的线a-a'截取的剖视图。

图21是示出根据发明构思的一些实施例的三维半导体存储装置的存储单元的放大的透视图。

图22是示出图21的存储单元的平面图。

图23是沿图22的线a-a'截取的剖视图。

图24是示出根据发明构思的一些实施例的三维半导体存储装置的存储单元的放大的透视图。

图25是示出根据发明构思的一些实施例的三维半导体存储装置的第一存储单元和第二存储单元的放大的透视图。

图26是示出图25的第一存储单元和第二存储单元的平面图。

图27是示出根据发明构思的一些实施例的三维半导体存储装置的第一存储单元和第二存储单元的放大的透视图。

图28是示出图27的第一存储单元和第二存储单元的平面图。

图29是示出根据发明构思的一些实施例的三维半导体存储装置的第一存储单元和第二存储单元的放大的透视图。

图30是示出图29的第一存储单元和第二存储单元的平面图。

图31是示出根据发明构思的一些实施例的三维半导体存储装置的透视图。

图32是示出图31的存储装置的平面图。

图33a至图33e分别是沿图32的线a-a'、线b-b'、线c-c'、线d-d'和线e-e'截取的剖视图。

应注意的是，这些图意图说明在某些示例实施例中使用的方法、结构和/或材料的一般特性，并对下面提供的书面描述进行补充。然而，这些附图不是按比例绘制的，并可能无法精确地反映任何给出的实施例的精确结构或性能特性，并且不应该被解释为限定或限制示例实施例所包括的数值的范围或性质。例如，为清楚起见，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在各个附图中使用相似或相同的附图标记意图表示存在相似或相同的元件或特征。

具体实施方式

图1是示意性地示出根据发明构思的一些实施例的三维半导体存储装置的单元阵列的电路图。

参照图1，根据发明构思的一些实施例的三维半导体存储装置的单元阵列可以包括多个子单元阵列sca。子单元阵列sca可以沿第二方向d2排列。

子单元阵列sca中的每个可以包括多条位线bl、多条字线wl和多个存储单元mc。在一些实施例中，每个存储单元mc可以设置在所述多条字线wl中的对应的字线wl与所述多条位线bl中的对应的位线bl之间。

存储单元mc中的每个可以是由一个晶体管构成的数据存储元件。在一些实施例中，存储单元mc中的每个可以具有无电容器的结构。例如，根据本实施例的存储装置可以是省略了电容器的单晶体管动态随机存取存储器(1tdram)。

位线bl可以是设置在基底上或者与基底竖直地间隔开的导电图案(例如，金属线)。位线bl可以在第一方向d1上延伸。在每个子单元阵列sca中，位线bl可以在与基底的顶表面垂直(并且与第一方向d1和第二方向d2垂直)的竖直方向(在下文中，第三方向d3)上彼此间隔开。

字线wl可以是在竖直方向或第三方向d3上延伸的导电图案(例如，金属线)。在每个子单元阵列sca中，字线wl可以在第一方向d1上彼此间隔开。

公共漏极线cdl可以设置在子单元阵列sca中的在第二方向d2上彼此相邻的一对相邻的子单元阵列sca之间。公共漏极线cdl可以是在竖直方向或第三方向d3上延伸的导电图案(例如，金属线)。公共漏极线cdl可以在第一方向d1上彼此间隔开。例如，多条公共漏极线cdl可以在限定一对子单元阵列sca的相邻的第一子单元阵列sca和第二子单元阵列sca之间在第一方向d1上彼此间隔开。

公共漏极线cdl中的每一条可以共同连接到在第二方向d2上彼此相邻的一对存储单元mc。例如，公共漏极线cdl中的每一条可以共同连接到位于相同水平的在第二方向d2上彼此相邻的一对存储单元mc。

图2是示出根据发明构思的一些实施例的三维半导体存储装置的透视图。图3是示出图2的存储装置的存储单元的放大的透视图。图4是示出图3的存储单元的平面图。图5是沿图4的线a-a'截取的剖视图。

参照图1至图5，第一子单元阵列sca1和第二子单元阵列sca2(参照图1描述的子单元阵列sca中的两个相邻的子单元阵列sca)可以设置在基底100上。基底100可以是硅晶圆、锗晶圆或硅-锗晶圆。

一对第一子单元阵列sca1和第二子单元阵列sca2可以以堆叠件ss的形式设置。堆叠件ss可以包括竖直堆叠在基底100上的第一层l1、第二层l2和第三层l3。第一层l1、第二层l2和第三层l3可以顺序地堆叠以在竖直方向或第三方向d3上彼此间隔开。第一层l1、第二层l2和第三层l3中的每一个可以包括：一对第一导电线cl1，在第二方向d2上彼此间隔开；以及多个半导体结构(诸如，半导体图案sp)，连接到第一导电线cl1中的每一条。

半导体图案sp中的每一个可以是在第二方向d2上延伸的线状图案、棒状图案或柱状图案。在一些实施例中，半导体图案sp可以由硅、锗、硅-锗和氧化铟嫁锌(igzo)中的至少一种形成，或者可以包括硅、锗、硅-锗和氧化铟嫁锌(igzo)中的至少一种。半导体图案sp中的每一个可以包括第一杂质区域ir1、第二杂质区域ir2和第三杂质区域ir3。第二杂质区域ir2可以设置在第一杂质区域ir1与第三杂质区域ir3之间。第二杂质区域ir2可以被用作构成图1的存储单元mc的晶体管的沟道区。由于第二杂质区域ir2被绝缘材料包围而没有体接触，所以第二杂质区域ir2可以被用作构成图1的存储单元mc的晶体管的浮置体。第一杂质区域ir1和第三杂质区域ir3可以分别用作构成图1的存储单元mc的晶体管的源区和漏区。

第一导电线cl1中的每一条可以是在第一方向d1上延伸的线状图案或棒状图案。例如，每一条第一导电线cl1可以在第一方向d1上连续地延伸以连接(例如，电连接)到在第一方向d1上彼此间隔开的半导体图案sp中的相邻的半导体图案sp。第一导电线cl1可以顺序地堆叠以在第三方向d3上彼此间隔开。第一导电线cl1可以由导电材料形成或者可以包括导电材料。例如，导电材料可以是掺杂的(掺杂硅的、掺杂锗的等)半导体材料、导电金属氮化物(氮化钛、氮化钽等)、金属材料(钨、钛、钽等)和金属-半导体化合物(硅化钨、硅化钴、硅化钛等)中的一种。第一导电线cl1可以被用作参照图1描述的位线bl。

为了简洁描述的目的，下面将更详细地描述堆叠件ss的第一层l1、第二层l2和第三层l3中的一者(例如，第一层l1)。第一层l1的半导体图案sp可以在第一方向d1上彼此间隔开。第一层l1的半导体图案sp可以位于同一水平(在下文中，第一水平)处。

第一层l1的第一导电线cl1可以设置在第一层l1的半导体图案sp上。第一导电线cl1可以设置在半导体图案sp的与半导体图案sp的相应的底表面spb相对的顶表面spt上。第一导电线cl1可以连接到第一杂质区域ir1。第一导电线cl1可以位于比半导体图案sp的第一水平高的第二水平处。第二层l2和第三层l3可以被构造为具有与上面描述的第一层l1的特征基本相同的特征。

第二导电线cl2可以设置在基底100上以穿透堆叠件ss。第二导电线cl2中的每一条可以是在第三方向d3上延伸的线状图案或棒状图案。第二导电线cl2可以沿第一方向d1排列。当在平面图中观看时，第二导电线cl2中的每一条可以设置在在第一方向d1上彼此相邻地布置的对应的一对半导体图案sp之间。第二导电线cl2中的每一条可以竖直地延伸以面对竖直堆叠的半导体图案sp的侧壁。

作为示例，第二导电线cl2中的一条可以被设置为与第一层l1的半导体图案sp中的第一半导体图案sp、第二层l2的半导体图案sp中的第一半导体图案sp以及第三层l3的半导体图案sp中的第一半导体图案sp相邻，或者面对第一层l1的半导体图案sp中的第一半导体图案sp、第二层l2的半导体图案sp中的第一半导体图案sp以及第三层l3的半导体图案sp中的第一半导体图案sp。例如，第二导电线cl2可以沿第一层l1、第二层l2和第三层l3在第三方向d3上连续地延伸。第二导电线cl2中的另一条可以被设置为与第一层l1的半导体图案sp中的第二半导体图案sp、第二层l2的半导体图案sp中的第二半导体图案sp以及第三层l3的半导体图案sp中的第二半导体图案sp相邻，或者面对第一层l1的半导体图案sp中的第二半导体图案sp、第二层l2的半导体图案sp中的第二半导体图案sp以及第三层l3的半导体图案sp中的第二半导体图案sp。

第二导电线cl2可以由导电材料形成，或者可以包括导电材料，导电材料可以是掺杂的半导体材料、导电金属氮化物、金属材料和金属-半导体化合物中的一种。第二导电线cl2可以被用作参照图1描述的字线wl。

第三导电线cl3可以设置在基底100上以穿透堆叠件ss。第三导电线cl3可以穿透堆叠件ss的位于第一子单元阵列sca1与第二子单元阵列sca2之间的区域。第三导电线cl3中的每一条可以是在第三方向d3上延伸的线状图案或棒状图案。第三导电线cl3可以沿第一方向d1排列。当在平面图中观看时，第三导电线cl3中的每一条可以设置在被布置为在第二方向d2上彼此相邻的对应的一对半导体图案sp之间。

第三导电线cl3中的每一条可以在第一子单元阵列sca1的半导体图案sp的第三杂质区域ir3与第二子单元阵列sca2的半导体图案sp的第三杂质区域ir3之间竖直地延伸。第三导电线cl3中的每一条可以共同连接到第一子单元阵列sca1的半导体图案sp的第三杂质区域ir3和第二子单元阵列sca2的半导体图案sp的第三杂质区域ir3。

第三导电线cl3可以由导电材料形成，或者可以包括导电材料，导电材料可以是掺杂的半导体材料、导电金属氮化物、金属材料和金属-半导体化合物中的一种。第三导电线cl3可以被用作参照图1描述的公共漏极线cdl。

在一些实施例中，绝缘材料可以设置在堆叠件ss中的空的空间中(例如，填充堆叠件ss中的空的空间)。例如，绝缘材料可以包括氧化硅层、氮化硅层和氮氧化硅层中的至少一种。

将参照图3至图5更详细地描述图2的存储装置的存储单元。第一杂质区域ir1、第二杂质区域ir2和第三杂质区域ir3可以是形成在半导体图案sp中的杂质掺杂区域。在一些实施例中，第一杂质区域ir1和第三杂质区域ir3可以具有第一导电类型(例如，n型)，第二杂质区域ir2可以具有与第一导电类型不同的第二导电类型(例如，p型)。

半导体图案sp可以具有第一端spe1和与第一端spe1相对的第二端spe2。第一杂质区域ir1可以与半导体图案sp的第一端spe1相邻。第三杂质区域ir3可以与半导体图案sp的第二端spe2相邻。

轻掺杂区域ld可以形成在第一杂质区域ir1与第二杂质区域ir2之间以及在第二杂质区域ir2与第三杂质区域ir3之间。作为示例，轻掺杂区域ld可以具有第一导电类型(例如，n型)。轻掺杂区域ld可以具有比第一杂质区域ir1和第三杂质区域ir3的杂质浓度低的杂质浓度。

第一导电线cl1可以设置在半导体图案sp的顶表面spt上。第一导电线cl1可以设置在第一杂质区域ir1的顶表面上，并且可以电连接到第一杂质区域ir1。作为示例，第一导电线cl1可以通过第一硅化物层sc1连接到第一杂质区域ir1。第一硅化物层sc1可以由金属硅化物(例如，硅化钴)形成，或者可以包括金属硅化物(例如，硅化钴)。

第二导电线cl2可以与第二杂质区域ir2相邻。第二导电线cl2可以在第三方向d3上延伸以面对第二杂质区域ir2的侧壁。栅极绝缘层gi可以设置在第二导电线cl2与第二杂质区域ir2之间。栅极绝缘层gi可以由高k介电材料、氧化硅、氮化硅和氮氧化硅中的至少一种形成，或者可以包括高k介电材料、氧化硅、氮化硅和氮氧化硅中的至少一种，并且可以被设置为具有单层结构或多层结构。例如，高k介电材料可以包括氧化铪、氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化锂、氧化铝、氧化铅钪钽和铌酸铅锌中的至少一种。

第三导电线cl3可以被设置为与半导体图案sp的第二端spe2接触。第三导电线cl3可以在第三方向d3上延伸。作为示例，第三导电线cl3可以通过第二硅化物层sc2连接到第三杂质区域ir3。第二硅化物层sc2的外侧壁可以是半导体图案sp的第二端spe2，第三导电线cl3可以与第二端spe2直接接触。第二硅化物层sc2可以由金属硅化物(例如，硅化钴)形成，或者可以包括金属硅化物(例如，硅化钴)。

根据图1至图5的存储装置可以是利用浮置体效应来改变其阈值电压(vth)的1tdram，这里，1tdram的“1”状态和“0”状态可以通过将阈值电压(vth)与参考电压进行比较来确定。由于根据图1至图5的存储装置具有浮置体结构，所以体电势的变化会导致可以由感测电路测量的阈值电压(vth)的变化。

在根据图1至图5的存储装置中，空穴可以通过诸如碰撞电离、栅致漏极泄漏和雪崩击穿的各种方法中的一种产生。空穴可以累积在第二杂质区域ir2中，所述第二杂质区域ir2是处于相对稳定状态的准中性区域。累积的空穴可以引起晶体管的阈值电压(vth)降低，在这种情况下，存储单元可以变成“1”状态。累积的空穴可以通过第一杂质区域ir1(例如，源区)或第三杂质区域ir3(例如，漏区)从第二杂质区域ir2被消耗。如果在第二杂质区域ir2中累积的空穴被消耗，则可以增加晶体管的阈值电压(vth)，在这种情况下，存储单元可以变成“0”状态。

在下文中，将描述发明构思的各种实施例。在下面的描述中，可以不再详细描述前面参照图1至图5描述的元件，而将更详细地描述参照图1至图5未描述的元件。

图6是示出根据发明构思的一些实施例的三维半导体存储装置的存储单元的放大的透视图。图7是示出图6的存储单元的平面图。图8是沿图7的线a-a'截取的剖视图。参照图6至图8，第一导电线cl1可以与半导体图案sp的第一端spe1直接接触。第一导电线cl1可以设置在半导体图案sp的侧壁上，但不设置在半导体图案sp的顶表面上。第一导电线cl1可以位于与半导体图案sp的水平基本相同的水平处。

图9是示出根据发明构思的一些实施例的三维半导体存储装置的存储单元的放大的透视图。参照图9，第二导电线cl2可以竖直地延伸以位于半导体图案sp的第二杂质区域ir2的多个侧面上(例如，以覆盖半导体图案sp的第二杂质区域ir2的多个侧面)。第二导电线cl2可以被设置为围绕第二杂质区域ir2。例如，第二导电线cl2可以被设置为覆盖第二杂质区域ir2的顶表面、底表面和相对的侧表面。在一些实施例中，半导体图案sp中的多个竖直叠置的半导体图案sp可以穿透第二导电线cl2。栅极绝缘层gi(见图3)可以设置在第二导电线cl2与第二杂质区域ir2之间。也就是说，构成存储单元mc的晶体管可以是环栅类型的晶体管。

图10是示出根据发明构思的一些实施例的三维半导体存储装置的第一存储单元和第二存储单元的放大的透视图。图11是示出图10的第一存储单元和第二存储单元的平面图。

参照图10和图11，可以设置在第一方向d1上布置(例如，彼此间隔开)的第一存储单元mc1和第二存储单元mc2。第一存储单元mc1和第二存储单元mc2中的每一个可以包括半导体图案sp。半导体图案sp可以具有第一侧壁sw1和与第一侧壁sw1相对的第二侧壁sw2。第一侧壁sw1和第二侧壁sw2可以是第二杂质区域ir2的相对的侧表面。

可以设置与半导体图案sp相邻的第二导电线cl2。第二导电线cl2中的每一条可以包括第一子导电线cl2a和第二子导电线cl2b。第一子导电线cl2a和第二子导电线cl2b可以分别与半导体图案sp的第一侧壁sw1和第二侧壁sw2相邻。栅极绝缘层gi可以设置在第一子导电线cl2a与第二杂质区域ir2之间以及第二子导电线cl2b与第二杂质区域ir2之间。换言之，第一存储单元mc1和第二存储单元mc2中的每一个的晶体管可以具有其中一对栅极被设置为面对沟道区的相对侧表面的双栅结构。

第一子导电线cl2a和第二子导电线cl2b可以构成图1中示出的字线wl中的一条字线wl。也就是说，第一子导电线cl2a和第二子导电线cl2b可以连接到同一节点，因此，可以向第一子导电线cl2a和第二子导电线cl2b施加同一电信号。

第一存储单元mc1的第二子导电线cl2b和第二存储单元mc2的第一子导电线cl2a可以在第一方向d1上彼此相邻。第一存储单元mc1的第二子导电线cl2b可以与第二存储单元mc2的第一子导电线cl2a在第一方向d1上间隔开第一距离le1。

在一些实施例中，第一存储单元mc1与第二存储单元mc2之间的空间可以具有(例如，可以填充有)绝缘材料(例如，氧化硅、氮化硅或氮氧化硅)。设置在第一存储单元mc1的第二子导电线cl2b与第二存储单元mc2的第一子导电线cl2a之间的绝缘材料的厚度可以基本等于第一距离le1。第一距离le1或绝缘材料的厚度可以被确定以抑制/防止第二导电线cl2中的相邻的第二导电线cl2之间的不期望的耦合。

图12是示出根据发明构思的一些实施例的三维半导体存储装置的第一存储单元和第二存储单元的放大的透视图。图13是示出图12的第一存储单元和第二存储单元的平面图。在下面的描述中，为了简洁起见，与前面参照图10和图11描述的元件相同的元件可以由相同的附图标记标识，而不重复它们的重复描述。

参照图12和图13，屏蔽线sm可以被设置为与半导体图案sp中的每一个的第一侧壁sw1相邻，第二导电线cl2可以被设置为与第二侧壁sw2相邻。屏蔽线sm可以设置在第一存储单元mc1的第二导电线cl2与第二存储单元mc2的第二导电线cl2之间。屏蔽线sm可以被用于抑制/防止第二导电线cl2中的相邻的第二导电线cl2彼此电耦合。

第一存储单元mc1和第二存储单元mc2中的每一个的第二导电线cl2和屏蔽线sm可以连接到不同的节点。例如，第二导电线cl2可以连接到用于向字线wl施加信号的节点，屏蔽线sm可以连接到施加有接地电压的另一节点。

第一存储单元mc1的第二导电线cl2和第二存储单元mc2的屏蔽线sm可以在第一方向d1上彼此相邻。第一存储单元mc1的第二导电线cl2可以与第二存储单元mc2的屏蔽线sm在第一方向d1上间隔开第二距离le2。第二距离le2可以比参照图10和图11描述的第一距离le1短。也就是说，由于存在屏蔽线sm，所以可以能够使被定位为彼此相邻的第一存储单元mc1与第二存储单元mc2之间的距离减小，从而提高存储装置的集成密度。

图14是示出根据发明构思的一些实施例的三维半导体存储装置的第一存储单元和第二存储单元的放大的透视图。图15是示出图14的第一存储单元和第二存储单元的平面图。在下面的描述中，为了简洁起见，与前面参照图10和图11描述的元件相同的元件可以由相同的附图标记标识，而不重复它们的重复描述。

参照图14和图15，第二导电线cl2中的每一条可以包括第一子导电线cl2a和第二子导电线cl2b。第一子导电线cl2a和第二子导电线cl2b可以被设置为分别与半导体图案sp的第一侧壁sw1和半导体图案sp的第二侧壁sw2相邻。屏蔽线sm可以设置在第一存储单元mc1与第二存储单元mc2之间。屏蔽线sm可以设置在第一存储单元mc1的第二子导电线cl2b与第二存储单元mc2的第一子导电线cl2a之间。屏蔽线sm可以用于抑制/防止第一子导电线cl2a和与第一子导电线cl2a相邻的第二子导电线cl2b彼此耦合。

第一子导电线cl2a和第二子导电线cl2b可以连接到同一节点。屏蔽线sm可以连接到不与第一子导电线cl2a和第二子导电线cl2b连接的另一节点。例如，屏蔽线sm可以连接到施加有接地电压的节点。

第一存储单元mc1的第二子导电线cl2b可以与第二存储单元mc2的第一子导电线cl2a在第一方向d1上间隔开第三距离le3。第三距离le3可以比参照图10和图11描述的第一距离le1短。也就是说，由于存在屏蔽线sm，所以可以能够使被定位为彼此相邻的第一存储单元mc1与第二存储单元mc2之间的距离减小，从而提高存储装置的集成密度。

图16是示意性地示出根据发明构思的一些实施例的三维半导体存储装置的单元阵列的电路图。

参照图16，根据发明构思的一些实施例的三维半导体存储装置的单元阵列可以包括多个子单元阵列sca。子单元阵列sca可以沿第二方向d2排列。

子单元阵列sca中的每一个可以包括多条阴极线cl、多条栅极线gl和多个存储单元mc。存储单元mc中的每一个可以设置在栅极线gl中的对应的栅极线gl与阴极线cl中的对应的阴极线cl之间。

存储单元mc中的每一个可以是由一个晶闸管组成的数据存储元件。作为示例，存储单元mc中的每一个可以具有无电容器的结构。例如，根据本实施例的存储装置可以是省略了电容器的晶闸管dram。晶闸管可以包括第一二极管、第二二极管和连接到第一二极管的栅极。

阴极线cl可以是设置在基底上或者与基底竖直地间隔开的导电图案(例如，金属线)。阴极线cl可以在第一方向d1上延伸。在每个子单元阵列sca中，阴极线cl可以在竖直方向或第三方向d3上彼此间隔开。

栅极线gl可以是在竖直方向或第三方向d3上延伸的导电图案(例如，金属线)。在每个子单元阵列sca中，栅极线gl可以在第一方向d1上彼此间隔开。

诸如公共阳极线cal的公共导电线可以设置在子单元阵列sca中的在第二方向d2上彼此相邻的一对相邻的子单元阵列sca之间。公共阳极线cal可以是在竖直方向或第三方向d3上延伸的导电图案(例如，金属线)。公共阳极线cal可以在第一方向d1上彼此间隔开。

公共阳极线cal中的每一条可以共同连接到在第二方向d2上彼此相邻的一对存储单元mc。例如，公共阳极线cal中的每一条可以共同连接到存储单元mc中的位于同一水平处的一对相邻的存储单元mc。

图17是示出根据发明构思的一些实施例的三维半导体存储装置的透视图。图18是示出图17的存储装置的存储单元的放大的透视图。图19是示出图18的存储单元的平面图。图20是沿图19的线a-a'截取的剖视图。在下面的描述中，为了简洁起见，与前面参照图1至图5描述的元件相同的元件可以由相同的附图标记标识而不重复它们的重复描述。

参照图17至图20，第一子单元阵列sca1和第二子单元阵列sca2(作为参照图16描述的子单元阵列sca中的两个相邻的子单元阵列sca)可以设置在基底100上。一对第一子单元阵列sca1和第二子单元阵列sca2可以以堆叠件ss的形式设置。堆叠件ss可以包括竖直地堆叠在基底100上的第一层l1、第二层l2和第三层l3。第一层l1、第二层l2和第三层l3中的每一个可以包括：一对第一导电线cl1，在第二方向d2上彼此间隔开；以及多个半导体图案sp，连接到第一导电线cl1中的每一条。

半导体图案sp中的每一个可以包括第一杂质区域ir1、第二杂质区域ir2、第三杂质区域ir3和第四杂质区域ir4。第二杂质区域ir2可以设置在第一杂质区域ir1与第三杂质区域ir3之间。第三杂质区域ir3可以设置在第二杂质区域ir2和第四杂质区域ir4之间。

第一杂质区域ir1和第二杂质区域ir2可以与构成图16的存储单元mc的第一二极管对应，第三杂质区域ir3和第四杂质区域ir4可以与构成图16的存储单元mc的第二二极管对应。如上所述，存储单元mc可以由晶闸管构成。晶闸管可以包括：第一双极晶体管，由第一杂质区域ir1、第二杂质区域ir2和第三杂质区域ir3构成；以及第二双极晶体管，由第二杂质区域ir2、第三杂质区域ir3和第四杂质区域ir4构成。存储单元mc的晶闸管可以具有浮置体。第一杂质区域ir1可以被用作晶闸管的阴极，第四杂质区域ir4可以被用作晶闸管的阳极。

第一导电线cl1可以被顺序地堆叠为在第三方向d3上彼此间隔开。第一导电线cl1可以被用作参照图16描述的阴极线cl。

穿透堆叠件ss的第二导电线cl2可以沿第一方向d1排列(例如，在第一方向d1上彼此间隔开)。第二导电线cl2可以被用作参照图16描述的栅极线gl。

第三导电线cl3可以设置在基底100上以穿透第一子单元阵列sca1与第二子单元阵列sca2之间的区域。当在平面图中观看时，第三导电线cl3中的每一条可以设置在在第二方向d2上彼此相邻布置的对应的一对半导体图案sp之间。

第三导电线cl3中的每一条可以在第一子单元阵列sca1的半导体图案sp的第四杂质区域ir4与第二子单元阵列sca2的半导体图案sp的第四杂质区域ir4之间竖直地延伸。第三导电线cl3中的每一条可以共同连接到第一子单元阵列sca1的半导体图案sp的第四杂质区域ir4和第二子单元阵列sca2的半导体图案sp的第四杂质区域ir4。第三导电线cl3可以被用作参照图16描述的公共阳极线cal。

在一些实施例中，绝缘材料可以设置在堆叠件ss中的空的空间中(例如，填充堆叠件ss中的空的空间)。例如，绝缘材料可以包括氧化硅层、氮化硅层和氮氧化硅层中的至少一种。

将参照图18至图20更详细地描述图17的存储装置的存储单元。第一杂质区域ir1、第二杂质区域ir2、第三杂质区域ir3和第四杂质区域ir4可以是形成在半导体图案sp中的杂质掺杂区域。在一些实施例中，第一杂质区域ir1和第三杂质区域ir3可以具有第一导电类型(例如，n型)。第一杂质区域ir1的杂质浓度可以比第三杂质区域ir3的杂质浓度高。第二杂质区域ir2和第四杂质区域ir4可以具有与第一导电类型不同的第二导电类型(例如，p型)。第四杂质区域ir4的杂质浓度可以比第二杂质区域ir2的杂质浓度高。

半导体图案sp可以具有第一端spe1和与第一端spe1相对的第二端spe2。第一杂质区域ir1可以与半导体图案sp的第一端spe1相邻。第四杂质区域ir4可以与半导体图案sp的第二端spe2相邻。

第一导电线cl1可以设置在半导体图案sp的顶表面spt上。第一导电线cl1可以通过第一硅化物层sc1连接到第一杂质区域ir1。

第二导电线cl2可以与第二杂质区域ir2相邻。第二导电线cl2可以在第三方向d3上延伸以面对第二杂质区域ir2的侧壁。栅极绝缘层gi可以设置在第二导电线cl2与第二杂质区域ir2之间。

第三导电线cl3可以被设置为与半导体图案sp的第二端spe2接触。第三导电线cl3可以在第三方向d3上延伸。作为示例，第三导电线cl3可以通过第二硅化物层sc2连接到第四杂质区域ir4。

在将同一正向偏压施加到晶闸管的实施例中，流过晶闸管的电流量可以在晶闸管处于高电导状态时大，或者流过晶闸管的电流量可以在晶闸管处于低电导状态时很小。根据图16至图20的存储装置可以是晶闸管dram，晶闸管dram的“1”数据状态和“0”数据状态利用晶闸管的高电导状态和低电导状态来实现。

在下文中，将描述发明构思的各种实施例。在下面的描述中，可以不对前面参照图16至图20描述的元件进行详细地描述，而将更详细地描述参照图16至图20未描述的元件。

图21是示出根据发明构思的一些实施例的三维半导体存储装置的存储单元的放大的透视图。图22是示出图21的存储单元的平面图。图23是沿图22的线a-a'截取的剖视图。参照图21至图23，第一导电线cl1可以与半导体图案sp的第一端spe1直接接触。除了存在第四杂质区域ir4之外，根据参照图21至图23描述的实施例的半导体存储装置可以被构造为具有与参照图6至图8描述的半导体存储装置的特征基本相同的特征。

图24是示出根据发明构思的一些实施例的三维半导体存储装置的存储单元的放大的透视图。参照图24，第二导电线cl2可以被设置为围绕第二杂质区域ir2。除了存在第四杂质区域ir4之外，根据图24的半导体存储装置可以被构造为具有与参照图9描述的半导体存储装置的特征基本相同的特征。

图25是示出根据发明构思的一些实施例的三维半导体存储装置的第一存储单元和第二存储单元的放大的透视图。图26是示出图25的第一存储单元和第二存储单元的平面图。参照图25和图26，第一存储单元mc1和第二存储单元mc2可以沿第一方向d1排列(例如，在第一方向d1上彼此间隔开)。可以设置与半导体图案sp相邻的第二导电线cl2。第二导电线cl2中的每一条可以包括第一子导电线cl2a和第二子导电线cl2b。除了存在第四杂质区域ir4之外，根据参照图25和图26描述的实施例的半导体存储装置可以被构造为具有与参照图10和图11描述的半导体存储装置的特征基本相同的特征。

图27是示出根据发明构思的一些实施例的三维半导体存储装置的第一存储单元和第二存储单元的放大的透视图。图28是示出图27的第一存储单元和第二存储单元的平面图。参照图27和图28，屏蔽线sm可以与半导体图案sp中的每一个的第一侧壁sw1相邻，第二导电线cl2可以与第二侧壁sw2相邻。除了存在第四杂质区域ir4之外，根据参照图27和图28描述的实施例的半导体存储装置可以被构造为具有与参照图12和图13描述的半导体存储装置的特征基本相同的特征。

图29是示出根据发明构思的一些实施例的三维半导体存储装置的第一存储单元和第二存储单元的放大的透视图。图30是示出图29的第一存储单元和第二存储单元的平面图。参照图29和图30，第二导电线cl2中的每一条可以包括第一子导电线cl2a和第二子导电线cl2b。屏蔽线sm可以设置在第一存储单元mc1与第二存储单元mc2之间。屏蔽线sm可以设置在第一存储单元mc1的第二子导电线cl2b与第二存储单元mc2的第一子导电线cl2a之间。除了存在第四杂质区域ir4之外，根据参照图29和图30描述的实施例的半导体存储装置可以被构造为具有与参照图14和图15描述的半导体存储装置的特征基本相同的特征。

图31是示出根据发明构思的一些实施例的三维半导体存储装置的透视图。图32是示出图31的存储装置的平面图。图33a至图33e分别是沿图32的线a-a'、线b-b'、线c-c'、线d-d'和线e-e'截取的剖视图。在下面的描述中，与前面参照图1至图5和图16至图20描述的元件相同的元件可以由相同的附图标记标识，而不重复它们的重复描述。

参照图31、图32和图33a至图33e，多个堆叠件ss1和堆叠件ss2可以设置在基底100上。堆叠件ss1和堆叠件ss2可以包括第一堆叠件ss1和第二堆叠件ss2。第一堆叠件ss1和第二堆叠件ss2中的每一个可以在第一方向d1上延伸。第一堆叠件ss1和第二堆叠件ss2可以在第二方向d2上彼此间隔开。

第一堆叠件ss1和第二堆叠件ss2中的每一个可以包括顺序地堆叠在基底100上的第一层l1、第二层l2、第三层l3和第四层l4。第一层l1、第二层l2、第三层l3和第四层l4中的每一个可以包括第一绝缘层ild1、半导体层sl(可以包括一个或更多个半导体图案sp)和第二绝缘层ild2。第一绝缘层ild1、半导体层sl和第二绝缘层ild2可以被顺序地堆叠。第一绝缘层ild1和第二绝缘层ild2可以被用于使位于第一绝缘层ild1和第二绝缘层ild2之间的半导体层sl与另一半导体层sl竖直地分离。

第一层l1、第二层l2、第三层l3和第四层l4中的每一个还可以包括在第一方向d1上延伸的至少一条第一导电线cl1。例如，第一层l1、第二层l2、第三层l3和第四层l4中的每一个可以包括在第二方向d2上彼此间隔开的一对第一导电线cl1。第一导电线cl1可以设置在与第二绝缘层ild2的水平相同的水平处。第二绝缘层ild2可以设置在第一导电线cl1的侧壁上(例如，覆盖第一导电线cl1的侧壁)。第一导电线cl1可以设置在半导体层sl的顶表面上。作为示例，第一导电线cl1可以被用作参照图1描述的位线bl或者被用作参照图16描述的阴极线cl。

半导体层sl可以由半导体材料(例如，硅、锗、硅-锗或氧化铟嫁锌(igzo))形成，或者可以包括半导体材料(例如，硅、锗、硅-锗或氧化铟嫁锌(igzo))。第一绝缘层ild1和第二绝缘层ild2可以由彼此不同的绝缘材料形成，或者可以包括彼此不同的绝缘材料。第一绝缘层ild1和第二绝缘层ild2中的每一个可以由从由氧化硅、氮化硅、氮氧化硅、含碳的氧化硅、含碳的氮化硅和含碳的氮氧化硅组成的组中选择的至少一种材料形成。例如，第一绝缘层ild1可以是含碳的氧化硅层(例如，sioc)，第二绝缘层ild2可以是氮化硅层(例如，sin)。

在第一堆叠件ss1和第二堆叠件ss2中的每一个中，第一层l1、第二层l2、第三层l3和第四层l4中的每一个可以包括在第一方向d1上彼此相对的第一端en1和第二端en2。第一端en1和第二端en2中的每一个可以在第二方向d2上延伸。

与第四层l4的第二端en2相比，第二层l2和第三层l3中的每一个的第二端en2可以沿第一方向d1突出。第二层l2的第二端en2可以与第三层l3的第二端en2竖直地对齐。与第二层l2和第三层l3中的每一个的第二端en2相比，第一层l1的第二端en2可以沿第一方向d1突出。

与第三层l3和第四层l4中的每一个的第一端en1相比，第一层l1和第二层l2中的每一个的第一端en1可以沿与第一方向d1的相反方向突出。第一层l1的第一端en1可以与第二层l2的第一端en1竖直地对齐。第三层l3的第一端en1可以与第四层l4的第一端en1竖直地对齐。

多个孔ho可以被形成为穿透第一堆叠件ss1和第二堆叠件ss2中的每一个。半导体层sl中的每一个可以包括由孔ho限定的半导体图案sp。

详细地，半导体层sl中的每一个可以包括：延伸部，设置在第一导电线cl1下方并在第一方向d1上延伸；以及半导体图案sp，在第二方向d2上从延伸部延伸。半导体图案sp可以设置在孔ho中的一对相邻的孔ho之间。

作为示例，半导体图案sp中的每一个可以与前面参照图1至图5描述的存储装置(例如，1tdram)的半导体图案sp基本相同。例如，半导体图案sp中的每一个可以被设置为包括第一杂质区域、第二杂质区域和第三杂质区域。

作为另一示例，半导体图案sp中的每一个可以与前面参照图16至图20描述的存储装置(例如，晶闸管dram)的半导体图案sp基本相同。例如，半导体图案sp中的每一个可以被设置为包括第一杂质区域、第二杂质区域、第三杂质区域和第四杂质区域。

第一导电线cl1可以设置在半导体图案sp的第一硅化物层sc1上。第一导电线cl1可以通过第一硅化物层sc1电连接到半导体图案sp。

第二导电线cl2可以设置在穿透堆叠件ss1或堆叠件ss2的孔ho中的每一个孔ho中，并且可以在竖直方向或第三方向d3上延伸。例如，第二导电线cl2可以被设置为穿透第一堆叠件ss1和第二堆叠件ss2。一对第二导电线cl2可以设置在半导体图案sp中的每一个的相对的侧表面上。作为示例，所述的一对第二导电线cl2可以被用作参照图1描述的字线wl或者被用作参照图16描述的栅极线gl。

第二导电线cl2中的每一条可以包括阻挡图案ba和导体cb。导体cb可以是在第三方向d3上延伸的线状图案。阻挡图案ba可以设置在导体cb的侧表面和底表面上。导体cb可以由金属材料(例如，钨、钛、钽等)形成，或者可以包括金属材料(例如，钨、钛、钽等)，阻挡图案ba可以由导电金属氮化物材料(例如，氮化钛、氮化钽等)形成，或者可以包括导电金属氮化物材料(例如，氮化钛、氮化钽等)。阻挡图案ba可以被构造为抑制/防止导体cb中的金属元素扩散到半导体图案sp中。

栅极绝缘层gi可以设置在堆叠件ss1或堆叠件ss2的被孔ho中的每一个暴露的内侧表面上。因此，栅极绝缘层gi可以设置在半导体图案sp中的每一个与第二导电线cl2中的每一条之间。第二导电线cl2中的每一条的阻挡图案ba可以与栅极绝缘层gi直接接触。

垂直绝缘图案vip可以分别设置在孔ho中，并且设置在第二导电线cl2上/与第二导电线cl2相邻(例如，覆盖第二导电线cl2)。垂直绝缘图案vip可以设置在被安置为彼此相邻的一对第二导电线cl2之间。垂直绝缘图案vip可以设置在被安置为彼此相邻的一对半导体图案sp之间。垂直绝缘图案vip可以是在第三方向d3上延伸的柱状图案。垂直绝缘图案vip可以由例如氧化硅、氮化硅和氮氧化硅中的至少一种形成，或者可以包括例如氧化硅、氮化硅和氮氧化硅中的至少一种。

第三导电线cl3可以被设置为穿透第一堆叠件ss1和第二堆叠件ss2。第三导电线cl3中的每一条可以安置于在第二方向d2上彼此相邻的一对半导体图案sp之间，并且可以在竖直方向或第三方向d3上延伸。

在第二方向d2上彼此相邻的一对半导体图案sp可以共同连接到第三导电线cl3。第三导电线cl3可以通过第二硅化物层sc2电连接到半导体图案sp。作为示例，第三导电线cl3可以被用作参照图1描述的公共漏极线cdl或者被用作参照图16描述的公共阳极线cal。

层间绝缘层110可以设置在第一堆叠件ss1和第二堆叠件ss2上(例如，覆盖第一堆叠件ss1和第二堆叠件ss2)。例如，层间绝缘层110可以由氧化硅、氮化硅和氮氧化硅中的至少一种形成，或者可以包括氧化硅、氮化硅和氮氧化硅中的至少一种。第三绝缘层ild3可以设置在第一堆叠件ss1和第二堆叠件ss2中的每一个上。层间绝缘层110、第三绝缘层ild3、垂直绝缘图案vip、第二导电线cl2和第三导电线cl3可以被设置为具有彼此基本共面的相应的顶表面。

至少一个第一接触件cnt1可以被设置为穿透层间绝缘层110，并且可以连接到第一导电线cl1中的至少一条。至少一个第二接触件cnt2可以连接到第二导电线cl2中的至少一条。至少一个第三接触件cnt3可以连接到第三导电线cl3中的至少一条。第一接触件cnt1可以设置在第一导电线cl1的位于堆叠件ss1或堆叠件ss2的端部处的暴露的部分上。第二接触件cnt2可以设置在第二导电线cl2的位于堆叠件ss1或堆叠件ss2的顶表面处的暴露的部分上。第三接触件cnt3可以设置在第三导电线cl3的位于堆叠件ss1或堆叠件ss2的顶表面处的暴露的部分上。

根据发明构思的一些实施例，三维半导体存储装置可以包括三维地布置在基底上的无电容器的存储单元。由于没有电容器，因此可以能够减小每个存储单元的尺寸。由于存储单元是三维布置的，因此可以能够提高存储装置的集成密度。

虽然已经具体示出并描述了发明构思的示例实施例，但是本领域普通技术人员将理解的是，在不脱离权利要求的精神和范围的情况下，可以在其中进行形式和细节上的变化。