静态随机存取存储器及其形成方法与流程

本发明涉及集成电路技术领域，特别涉及一种静态随机存取存储器及其形成方法。

背景技术：

随着数字集成电路的不断发展，片上集成的存储器已经成为数字系统中重要的组成部分。静态随机存取存储器(staticrandomaccessmemory，sram)以其低功耗、高速的优点成为片上存储器中不可或缺的重要组成部分。静态随机存取存储器只要为其供电即可保存数据，无需不断对其进行刷新。

基础静态随机存取存储器一般包括六个晶体管：2个上拉晶体管(pull-uptransistor，pu)、2个下拉晶体管(pull-downtransistor，pd)以及2个传输晶体管(pass-gatetransistor，pg)。在静态随机存取存储器的神经过程中，通常要保证足够大的β比率(ipd/ipg电流比)，以获得足够高的静态噪声容限(static-noisemargin，snm)，同时要求γ比率(ipg/ipu电流比)足够大，以获得良好的可写性(writability)。因此，对于传输晶体管性能的不同要求，造成静态随机存取存储器的可写性与读取稳定性之间的冲突。

然而，现有技术形成的静态随机存取存储器性能仍较差。

技术实现要素：

本发明解决的技术问题是提供一种静态随机存取存储器及其形成方法，以提高静态随机存取存储器的性能。

为解决上述技术问题，本发明实施例提供一种静态随机存取存储器的形成方法，包括：提供初始基底，所述初始基底包括至少一个第一区；去除部分第一区初始基底，形成基底、位于基底表面的第一鳍部和第二鳍部，部分所述第一鳍部用于形成传输晶体管，部分第一鳍部和第二鳍部用于形成传输晶体管，所述下拉晶体管的沟道具有第一导电类型；在所述第二鳍部内掺入第一离子，所述第一离子具有第二导电类型，且所述第二导电类型与第一导电类型相反。

可选的，所述下拉晶体管和传输晶体管为nmos晶体管。

可选的，所述第一离子包括：硼离子或者bf2⁺离子。

可选的，在所述第二鳍部第三侧侧壁内掺入第一离子的工艺包括：第一离子注入工艺；当所述第一离子为硼离子时，所述第一离子注入工艺的参数包括：注入能量为3千电子伏～10千电子伏，注入剂量为1e14原子数/平方厘米～1e15原子数/平方厘米，注入角度为0度～20度。

可选的，沿第一鳍部的宽度方向上，所述第一鳍部具有相对的第三侧和第四侧，所述第二鳍部具有第五侧，且第五侧到第三侧的距离最近；在所述第二鳍部内掺入第一离子的步骤包括：在所述第一鳍部的第四侧基底表面形成第一光刻胶；以所述第一光刻胶为掩膜，在所述第二鳍部的第五侧侧壁内掺入第一掺杂离子。

可选的，在所述第二鳍部内掺入第一离子之前，所述形成方法还包括：在所述第一鳍部和第二鳍部内掺入第一离子。

可选的，所述基底、第一鳍部和第二鳍部的形成步骤包括：在所述初始基底表面形成若干相互分立的牺牲层，所述牺牲层包括相对的第一侧和第二侧；在所述牺牲层的第一侧形成第一侧墙部；在所述牺牲层的第二侧形成第二侧墙部；以所述第一侧墙部和第二侧墙部为掩膜，刻蚀所述初始基底，形成基底、位于第一侧墙部底部的第一鳍部以及位于第二侧墙部底部的第二初始鳍部；去除部分第二初始鳍部，形成第二鳍部。

可选的，在所述第二鳍部内掺入第一离子之后，所述形成方法还包括：形成横跨第一鳍部的第一栅极结构；形成横跨第一鳍部和第二鳍部的第二栅极结构；在所述第一栅极结构两侧的第一鳍部内形成第一源漏掺杂区；在所述第二栅极结构两侧的第一鳍部和第二鳍部内形成第二源漏掺杂区。

可选的，所述第一鳍部、第一栅极结构和第一源漏掺杂区构成传输晶体管，所述第一鳍部、第二鳍部、第二栅极结构和第二源漏掺杂区构成下拉晶体管。

可选的，所述基底还包括第二区，所述第二区位于相邻第一区之间；所述第二区用于形成上拉晶体管；所述第二区基底上也具有第一鳍部和第二初始鳍部，所述形成方法还包括：去除第二区所述第二区第二初始鳍部和部分第一鳍部，在所述第二区基底上形成第三鳍部；形成横跨第三鳍部的第三栅极结构；在所述第三栅极结构两侧的第三鳍部内形成第三源漏掺杂区。

可选的，所述静态随机存取存储器为6t结构时，所述上拉晶体管的个数为两个，所述下拉晶体管的个数为两个，所述传输晶体管的个数为两个。

本发明还提供一种静态随机存取存储器，包括：基底，所述基底包括至少一个第一区；位于第一区基底表面的第一鳍部和第二鳍部，部分第一鳍部用于形成传输晶体管，部分第一鳍部和第二鳍部用于形成下拉晶体管，所述下拉晶体管的沟道具有第一导电类型，第二鳍部内具有第一离子，所述第一离子具有第二导电类型，且所述第二导电类型与第一导电类型相反。

可选的，所述下拉晶体管和传输晶体管为nmos晶体管。

可选的，所述第一离子包括：硼离子或者bf2⁺离子。

可选的，所述传输晶体管还包括：横跨第一鳍部的第一栅极结构；位于第一栅极结构两侧第一鳍部内的第一源漏掺杂区；所述下拉晶体管还包括：横跨第一鳍部和第二鳍部的第二栅极结构；位于所述第二栅极结构两侧第一鳍部和第二鳍部内的第二源漏掺杂区。

可选的，所述基底还包括位于相邻第一区之间的第二区，所述第二区用于形成上拉晶体管；所述上拉晶体管包括：位于第二区基底表面的第三鳍部；横跨第三鳍部的第三栅极结构；位于所述第三栅极结构两侧的第三源漏掺杂区。

可选的，所述静态随机存取存储器为6t结构时，所述上拉晶体管的个数为两个，所述下拉晶体管的个数为两个，所述传输晶体管的个数为两个。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的静态随机存取存储器的形成方法中，所述第一离子能够用于调节晶体管的阈值电压，而所述第二鳍部内具有第一离子，所述第一鳍部内无第一离子，第二鳍部和部分所述第一鳍部用于作为下拉晶体管的鳍部，部分所述第一鳍部用于作为传输晶体管的鳍部，因此，可通过调节第一离子的浓度，使得所述下拉晶体管与传输晶体管的阈值电压的比灵活多样。而阈值电压与饱和驱动电流正相关，因此，所述下拉晶体管与传输晶体管的饱和电流比灵活多样，以满足工艺的不同需求。

附图说明

图1是一种静态随机存取存储器的结构示意图；

图2至图11是本发明一实施例中静态随机存取存储器的形成过程各步骤的结构示意图。

具体实施方式

正如背景技术所述，现有技术形成的静态随机存取存储器的性能较差。

图1是一种静态随机存取存储器的结构示意图。

请参考图1，基底100；位于基底100表面的第一鳍部105和第二鳍部106；横跨第一鳍部105的第一栅极结构107；横跨第一鳍部105和第二鳍部106的第二栅极结构108；位于所述第一栅极结构107两侧第一鳍部105内的第一源漏掺杂区(图中未示出)；位于所述第二栅极结构108两侧第一鳍部105和第二鳍部106内的第二源漏掺杂区(图中未示出)。

上述方法中，采用相同的图形化工艺形成第一鳍部105和第二鳍部106，使得所述第一鳍部105和第二鳍部106的宽度差异性较小。所述第一鳍部105、第一栅极结构107和第一源漏掺杂区构成传输晶体管，所述第一鳍部105、第二鳍部106、第二栅极结构108和第二源漏掺杂区构成下拉晶体管。所述传输晶体管具有第一沟道宽度，且所述第一沟道宽度为第一鳍部105的宽度，所述下拉晶体管具有第二沟道宽度，且所述第二沟道宽度为第一鳍部105和第二鳍部106的宽度之和。由于第一鳍部105和第二鳍部106的宽度相同，则所述第一沟道宽度与第二沟道宽度的比为：1:2。由于沟道宽度与饱和驱动电流正相关，即：沟道宽度越大，饱和驱动电流越大；相反的，沟道宽度越小，饱和驱动电流越小，则传输晶体管的饱和驱动电流与下拉晶体管的饱和驱动电流的比为1:2，使得传输晶体管的饱和驱动电流与下拉晶体管的饱和驱动电流的比过于单一，难以满足静态随机存取存储器多样性的要求。

为解决所述技术问题，本发明提供了一种静态随机存取存储器的形成方法包括：所述初始基底包括至少一个第一区；去除部分第一区初始基底，形成基底、位于基底表面的第一鳍部、以及位于基底表面的第二鳍部，部分所述第一鳍部用于形成传输晶体管，部分第一鳍部和第二鳍部用于形成下拉晶体管；在所述第二鳍部内掺入第一离子，第一离子为p型离子。所述方法使得下拉晶体管与传输晶体管的饱和电流比灵活多样，以满足工艺的不同需求。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图11是本发明一实施例中静态随机存取存储器的形成过程各步骤的结构示意图。

请参考图2，提供初始基底200，所述初始基底200包括至少一个第一区a；在所述初始基底200表面形成若干相互分立的牺牲层201，所述牺牲层201沿垂直于牺牲层201侧壁的方向上包括相对的第一侧11和第二侧12。

在本实施例中，所述初始基底200的材料为硅。在其他实施例中，所述初始基底的材料包括：锗、硅锗、绝缘体上硅、绝缘体上锗或绝缘体上硅锗。

在其他实施例中，所述初始基底中具有半导体器件，如mos晶体管。

在本实施例中，形成所述牺牲层201之前，所述形成方法还包括：在所述初始基底200表面形成停止层202。

在其他实施例中，直接在所述初始基底表面形成所述牺牲层，不形成停止层。

所述停止层202用于作为后续形成牺牲层201的停止层，从而起到对初始基底200顶部表面进行保护的作用。

在本实施例中，所述停止层202的材料为氧化硅。在其他实施例中，所述停止层的材料包括：氮化硅、sicn或者sico。

所述牺牲层201的形成步骤包括：在所述停止层202顶部表面形成牺牲膜，所述牺牲膜顶部表面具有第二掩膜层，所述第二掩膜层暴露出部分牺牲膜的顶部表面；以所述第二掩膜层为掩膜，刻蚀所述牺牲膜，直至暴露出停止层202的顶部表面，形成所述牺牲层201。

在本实施例中，所述牺牲膜的材料为不含氮的碳(nfc)。在其他实施例中，所述牺牲膜的材料包括：无定形碳(amorphouscarbonlayer，acl)或者无定形硅(amorphousailicon，α-si)。

所述牺牲膜的形成工艺包括：流体化学气相沉积工艺。

所述牺牲膜用于后续形成牺牲层201。

所述第二掩膜层的材料包括氮化硅。所述第二掩膜层用于后续作为牺牲层201的掩膜。

以所述第二掩膜层为掩膜，刻蚀所述牺牲膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

所述牺牲层201第一侧11的侧壁用于后续形成第一侧墙部；所述牺牲层201第二侧12的侧壁用于后续形成第二侧墙部。

所述第一区a用于后续形成静态随机存取存储器中的传输晶体管和下拉晶体管。

在本实施例中，所述静态随机存取存储器中为6t结构，即：所述静态随机存取存储器包括两个传输晶体管和两个下拉晶体管，其中，第一区a的个数为两个，一个第一区a内具有一个传输晶体管和一个下拉晶体管。

在本实施例中，相邻第一区a之间还具有第二区b，所述第二区b用于后续形成上拉晶体管。

请参考图3，在所述牺牲层201第一侧11的侧壁形成第一侧墙203a；在所述牺牲层201第二侧12的侧壁形成第二侧墙部203b。

所述第一侧墙203a和第二侧墙203b的形成步骤包括：在所述停止层202顶部、以及牺牲层201的第一侧11和第二侧12的侧壁和顶部表面形成侧墙膜；去除所述停止层202和牺牲层201顶部的侧墙膜，在所述牺牲层201的第一侧11的侧壁形成第一侧墙部203a，在所述牺牲层201第二侧12的侧壁形成第二侧墙部203b。

在本实施例中，所述侧墙膜的材料为氮化硅，相应的，所述第一侧墙部203a和第二侧墙部203b的材料为氮化硅。在其他实施例中，所述侧墙膜的材料包括：硅氧化合物或者钛氧化合物，相应的，第一侧墙部和第二侧墙部的材料包括：硅氧化合物或者钛氧化合物。

所述侧墙膜的形成工艺包括：原子层沉积工艺。采用原子层沉积工艺形成的侧墙膜的厚度较均匀，所述侧墙膜用于后续形成侧墙，因此，所述第一侧墙部203a和第二侧墙部203b沿垂直于牺牲层201侧壁方向上的尺寸较均匀。所述第一侧墙部203a用于作为后续形成第一鳍部的掩膜；所述第二侧墙部203b用于作为后续形成第二初始鳍部的掩膜。

去除所述停止层202和牺牲层201顶部的侧墙膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

请参考图4和图5，图5是图4的俯视图，形成所述第一侧墙部203a和第二侧墙部203b之后，去除所述牺牲层201(见图6)；去除所述牺牲层201之后，以所述第一侧墙部203a和第二侧墙部203b为掩膜，刻蚀所述第一区a初始基底200，形成基底204、位于基底204上的第一鳍部205和位于基底204上的第二初始鳍部250，部分第一鳍部205用于形成传输晶体管；形成所述第一鳍部205和第二初始鳍部250之后，去除停止层202。

去除所述牺牲层201的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

在本实施例中，所述初始基底200的材料为硅，因此，所述基底204、第一鳍部205和第二初始鳍部250的材料为硅。

在其他实施例中，所述初始基底的材料包括：锗、硅锗、绝缘体上硅、绝缘体上锗或绝缘体上硅锗，因此，所述基底、第一鳍部和第二初始鳍部的材料包括：锗、硅锗、绝缘体上硅、绝缘体上锗或绝缘体上硅锗。

所述第一区a部分第一鳍部205在后续刻蚀工艺中被保留，被保留下来的第一鳍部205用于作为传输晶体管的鳍部。所述第一区a的部分第二初始鳍部250用于后续形成第二鳍部。

在本实施例中，去除所述牺牲层201之后，还包括：以所述第一侧墙部203a和第二侧墙部203b为掩膜，刻蚀所述第二区b初始基底200，形成基底204、位于第二区b基底204上的第一鳍部205和位于基底204上的第二初始鳍部250。

所述第二区b的第二初始鳍部250后续被完全去除，而部分第一鳍部205用于后续形成第三鳍部。

去除停止层202的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

请参考图6和图7，去除部分第一区a的第一鳍部205；去除第一区a部分第二初始鳍部250，形成第二鳍部251，部分第一鳍部205和第二鳍部251用于形成下拉晶体管，所述下拉晶体管的沟道具有第一导电类型。

第一区a的部分第一鳍部205被完整保存下来，被完整保存下来的第一鳍部205用于后续作为传输晶体管的鳍部和下拉晶体管的部分鳍部。

在本实施例中，还包括：去除第二区b的第二初始鳍部250；去除第二区b的部分第一鳍部205，形成第三鳍部252。

在本实施例中，所述下拉晶体管为nmos晶体管，因此，所述第一导电类型为n型，如：磷离子或者砷离子。

在本实施例中，所述第二鳍部251和第三鳍部252的材料为硅。在其他实施例中，所述鳍部的材料包括：锗、硅锗、绝缘体上硅、绝缘体上锗或绝缘体上硅锗。

所述第二鳍部251用于后续掺入第一离子。

在所述第二鳍部251内掺入第一离子之前，所述形成方法还包括在所述基底204表面形成隔离层，所述隔离层的顶部表面低于第一鳍部205、第二鳍部251和第三鳍部252的顶部表面，且覆盖第一鳍部205、第二鳍部251和第三鳍部252的侧壁。具体请参考图11。

请参考图8，在所述基底200表面形成隔离层207，所述隔离层207的顶部表面低于第一鳍部205、第二鳍部251和第三鳍部252的顶部表面，且覆盖第一鳍部205、第二鳍部251和第三鳍部252的部分侧壁。

需要说明的是，图8与图7的剖面方向一致。

所述隔离层207的形成步骤包括：在所述基底200、第一鳍部205的侧壁和顶部表面、第二鳍部251的侧壁和顶部表面、以及第三鳍部252的侧壁和顶部表面形成隔离材料膜；去除部分隔离材料膜，形成所述隔离层207。

所述隔离材料膜的材料包括：氧化硅或者氮氧化硅。所述隔离材料膜的形成工艺包括：化学气相沉积工艺或者物理气相沉积工艺。

去除部分隔离材料膜的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。

请参考图9，在所述第一区a隔离层207表面、以及第一区a的第一鳍部205的侧壁和顶部表面、以及第二鳍部251的侧壁和顶部表面形成第二光刻胶208；以所述第二光刻胶208为掩膜，对所述第二区b第三鳍部252内掺入第二离子。

所述第二光刻胶208用于保护第一区a第一鳍部205的侧壁和顶部表面、第一区a第二鳍部251的侧壁和顶部表面掺入第二离子。

由于所述第二区b用于形成上拉晶体管，所述上拉晶体管为pmos晶体管，所述第二离子为n型离子，如：磷离子或者砷离子。所述n型离子用于调节pmos晶体管的阈值电压。

所述第二离子为磷离子时，以所述第二光刻胶208为掩膜，在所述第三鳍部251内掺入第二离子的参数包括：注入能量为3千电子伏～10千电子伏，注入剂量为1e14原子数/平方厘米～1e15原子数/平方厘米，注入角度为0度～20度。

请参考图10，去除所述第二光刻胶208；在所述第二区b隔离层207表面、以及第二区b第三鳍部252的侧壁和顶部表面形成第三光刻胶209；以所述第三光刻胶209为掩膜，在所述第一区a第二鳍部251和第一鳍部205内掺入第一离子，所述第一离子具有第二导电类型，且所述第二导电类型与第一导电类型相反。

去除所述第二光刻胶208的工艺包括：干法刻蚀工艺、湿法刻蚀工艺和灰化工艺中的一种或者多种组合。

所述第三光刻胶209用于保护第二区b第三鳍部252的侧壁和顶部表面，防止第二区b第三鳍部252的侧壁也被掺入第一离子。

在本实施例中，所述第一区a用于形成下拉晶体管和传输晶体管，下拉晶体管和传输晶体管为nmos晶体管，所述第一离子为p型离子，如：硼离子。即：第二导电类型为p型。所述第一离子用于调节下拉晶体管和传输晶体管的阈值电压。

在所述第一区a第二鳍部251和第一鳍部205内掺入第一离子的工艺包括：第二离子注入工艺；当所述第一离子为硼离子时，所述第二离子注入工艺的参数包括：注入能量为3千电子伏～10千电子伏，注入剂量为1e14原子数/平方厘米～1e15原子数/平方厘米，注入角度为0度～20度。

请参考图11，去除所述第三光刻胶209，在所述第二鳍部251内掺入第一离子。

沿第一鳍部205的宽度方向上，所述第一鳍部205包括相对的第三侧13和第四侧14，所述第二鳍部251具有第五侧15，且所述第五侧15到第三侧13的距离最近；在所述第二鳍部251内掺入第一离子的步骤包括：在所述第一鳍部205的第四侧14隔离层207的表面形成第一光刻胶253；以所述第一光刻胶253为掩膜，在所述第二鳍部251第五侧15的侧壁内掺入第一离子。

以所述第一光刻胶253为掩膜，在所述第二鳍部251第五侧15的侧壁内掺入第一离子的工艺为第一离子注入工艺，所述第一离子注入工艺的参数包括：注入能量为3千电子伏～10千电子伏，注入剂量为1e14原子数/平方厘米～1e15原子数/平方厘米，注入角度为0度～20度。

在所述第二鳍部251内掺入第一离子的过程中，第一鳍部205和第三鳍部252内均不被掺入第一离子，所述第一离子仅位于第二鳍部251，所述第二鳍部251和部分第一鳍部205用于后续形成下拉晶体管，所述第二鳍部251内第一离子的浓度较高，有利于进一步调节下拉晶体管的阈值电压，而所述第一鳍部205内的第一离子的掺杂浓度较低，可根据实际需要，调节第一鳍部205和第二鳍部205内第一离子的浓度，使得横跨第一鳍部205的传输晶体管和横跨第二鳍部251和第一鳍部205的下拉晶体管的饱和驱动电流的比灵活多样，以满足半导体器件的不同需求。

在所述第二鳍部251第一离子之后，所述形成方法还包括：形成横跨第一鳍部205的第一栅极结构；形成横跨第一区a第一鳍部205和第二鳍部251的第二栅极结构；形成横跨第三鳍部252的第三栅极结构；在所述第一栅极结构两侧的第一鳍部205内形成第一源漏掺杂区；在所述第二栅极结构两侧的第一鳍部205和第二鳍部251内形成第二源漏掺杂区；在所述第三栅极结构两侧的第三鳍部252内形成第三源漏掺杂区。

所述第一栅极结构、第一鳍部205和第一源漏掺杂区构成传输晶体管；所述第二栅极结构、第一鳍部205、第二鳍部251和第二源漏掺杂区构成下拉晶体管；所述第三栅极结构、第三鳍部252和第三源漏掺杂区构成上拉晶体管。

相应的，本发明还提供一种静态随机存取存储器，请继续参考图11，包括：

基底204，所述基底204包括至少一个第一区a；

位于第一区a基底204表面的第一鳍部205和第二鳍部251，部分第一鳍部205用于形成传输晶体管，部分第一鳍部205和第二鳍部251用于形成下拉晶体管，所述下拉晶体管的沟道具有第一导电类型，第二鳍部251内具有第一离子，所述第一离子具有第二导电类型，且所述第二导电类型与第一导电类型相反。

所述下拉晶体管和传输晶体管为nmos晶体管，即：第一导电类型与n型。

所述第一离子包括：硼离子或者bf2⁺离子，即：第二导电类型为p型。

所述传输晶体管还包括：横跨第一鳍部205的第一栅极结构；位于第一栅极结构两侧第一鳍部205内的第一源漏掺杂区；所述下拉晶体管还包括：横跨第一鳍部205和第二鳍部251的第二栅极结构；位于所述第二栅极结构两侧第一鳍部205和第二鳍部251内的第二源漏掺杂区。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。