三维集成电路系统的抗静电放电方法与流程

本发明涉及集成电路领域，尤其涉及一种三维集成电路系统的抗静电放电方法。

背景技术：

随着soc（systemonchip系统集成芯片）的规模越来越大，3d-ic（三维集成电路）芯片正在成为主流。作为芯片成功及量产的重要指标，3d-ic堆叠后的整体esd(electro-staticdischarge)性能是一个不容忽视的方面，超大规模的3d-ic芯片在esd设计上面临着巨大的挑战，esd会影响整个3dic芯片的电学性能，甚至无法正常工作。常规esd设计重在解决单个芯片内静电放电问题。当不同芯片堆叠在一起，需要考虑如何有效的将不同芯片之间的esd通路整合，优化esd路径。现有的soc与memory的3d集成电路系统中，由于memory信号/电源需穿过soc芯片，导致原有的esd路径变长，极端情况引入的esd通路阻抗严重超出设计规范。memorypin相关的esd电流必须从上层的soc芯片流经底部的memory再返回上层，如此则memory原有esd性能恶化，存在较大风险。

技术实现要素：

为减少esd通路路径，本发明提供一种三维集成电路系统的抗静电放电方法，提供soc芯片和memory芯片，所述soc芯片和memory芯片通过硅通孔或混合键合技术实现三维堆叠，系统的若干引脚于soc芯片端引出，将位于memory芯片端的memory芯片静电放电主通路电源引入到soc芯片端，并通过电源中断单元连接至soc芯片静电放电主通路电源，缩短memory芯片抗静电放电处理路径；或者系统的若干引脚于memory芯片端引出，将位于soc芯片端的soc芯片静电放电主通路电源引入到memory芯片端，并通过电源中断单元连接至memory芯片静电放电主通路电源，缩短soc芯片抗静电放电处理路径。

优选的，系统的若干引脚于soc芯片端引出的情况下，当memory引脚发生静电放电干扰时，静电放电干扰的第一瞬态电流路径为：memory引脚至memory芯片静电放电主通路电源,再至另一memory引脚。

优选的，系统的若干引脚于soc芯片端引出的情况下，当soc引脚和memory引脚发生静电放电干扰时，静电放电干扰第二瞬态电流路径为：memory引脚至memory芯片静电放电主通路电源，至电源中断单元至soc芯片静电放电主通路电源，再至soc引脚。

优选的，所述memory引脚位于整个系统的soc端。

优选的，系统的若干引脚于memory芯片端引出的情况下，当soc引脚发生静电放电干扰时，静电放电干扰的第一瞬态电流路径为：soc引脚至soc芯片静电放电主通路电源,再至另一soc引脚。

优选的，系统的若干引脚于memory芯片端引出的情况下，当soc引脚和memory引脚发生静电放电干扰时，静电放电干扰第二瞬态电流路径为：soc引脚至soc芯片静电放电主通路电源，至电源中断单元至memory芯片静电放电主通路电源，再至memory引脚。

优选的，所述soc引脚位于整个系统的memory端。

优选的，于soc芯片设置memory芯片电源域，所述memory芯片电源域包括：memory中封装出引脚的电源，及对应的抗静电放电单元；所述memory电源域位于：ｓｏｃ芯片电源环中，并通过电源中断单元连接到ｓｏｃ芯片静电放电主通路电源。

优选的，于memory芯片设置soc芯片电源域，所述soc芯片电源域包括：soc中封装出引脚的电源，及对应的抗静电放电单元；所述soc电源域位于：memory芯片电源环中，并通过电源中断单元连接到memory芯片静电放电主通路电源。

优选的，所述电源中断单元为：双向二极管；在第一状态时，所述双向二极管隔离电源，隔绝噪声；在第二状态ｅｓｄ发生时，瞬态高压使得所述双向二极管导通，导通ｅｓｄ放电通路，实现esd放电。

本发明的目的在于soc芯片和memory芯片的3d系统中，实现esd通路路径的减少，优化esd干扰的影响。

附图说明

通过参照附图阅读以下所作的对非限制性实施例的详细描述，本发明的其它特征、目的和优点将会变得更明显。

图1为本发明一实施例中三维集成电路系统的抗静电放电方法的示意图；

图2为本发明一实施例中电源中断单元的示意图；

图3为本发明另一实施例中三维集成电路系统的抗静电放电方法的示意图。

在图中，贯穿不同的示图，相同或类似的附图标记表示相同或相似的装置（模块）或步骤。

具体实施方式

为解决上述现有技术中的问题，本发明提供一种三维集成电路系统的抗静电放电方法，提供soc芯片和memory芯片，所述soc芯片和memory芯片通过硅通孔或混合键合技术实现三维堆叠，系统的若干引脚于soc芯片端引出，将位于memory芯片端的memory芯片静电放电主通路电源引入到soc芯片端，并通过电源中断单元连接至soc芯片静电放电主通路电源，缩短memory芯片抗静电放电处理路径；或者系统的若干引脚于memory芯片端引出，将位于soc芯片端的soc芯片静电放电主通路电源引入到memory芯片端，并通过电源中断单元连接至memory芯片静电放电主通路电源，缩短soc芯片抗静电放电处理路径。

下面结合具体实施例对本发明的内容进行详细说明，请参考图1；图1为本发明一实施例中三维集成电路系统的抗静电放电方法的示意图。

图1中，三维集成电路系统包括soc芯片和memory芯片，memory芯片可以为dram芯片。soc芯片和memory芯片通过tsv(through-silicon-via)硅通孔或混合键合（hybridbonding）技术三维堆叠设置，memory包括若干电源线、地线，在本实施例中电源线、地线分别包括：vddio_dram30、vdd_dram10、vss_dram20，其中vss_dram20为memory芯片静电放电主通路电源，三维集成电路系统中的引脚由soc芯片端引出。

本实施例中，于soc芯片中设置有soc芯片电流域，soc芯片电流域包括若干电源、地，即包括若干抗静电放电单元200。本实施例中包括：soc_io（图1标号为40）,vdd25（图1标号为50），vssd（图1标号为60），均通过设置于soc芯片端的引脚引出；优选的，soc芯片还设置memory芯片电源域，该memory芯片电流域设置于系统的soc芯片端位于soc芯片电源环中，本实施例中memory芯片电流域中包括vddio_dram30、vdd_dram10、vss_dram20均通过设置于soc芯片端的引脚引出。memory芯片电源域包括：memory中封装出引脚的电源，及对应的抗静电放电单元200。电源中断单元100连接到ｓｏｃ芯片静电放电主通路电源vssd。

将位于memory芯片端的memory芯片静电放电主通路电源vss_dram引入到soc芯片端，并通过电源中断单元100连接至soc芯片静电放电主通路电源vssd，有效缩短memory芯片抗静电放电处理路径，详细描述为：

当memory引脚发生静电放电干扰时，例如：vdd_dram10与vddio_dram30发生esd现象，静电放电干扰的第一瞬态电流路径为：memory引脚vdd_dram10至抗静电放电单元200至memory芯片静电放电主通路vss_dram20，再至vddio_dram30的memory引脚；这样就缩短了需要至memory芯片的路径，现有技术需要通过进入位于memory芯片的电流域来实现抗esd的线路通路。

当soc引脚和memory引脚发生静电放电干扰时，例如：memory芯片电流域的vdd_dram10与soc芯片的vdd25（图1标号为50），静电放电干扰第二瞬态电流路径为：memory引脚vdd_dram10至抗静电放电单元200，至memory芯片静电放电主通路电源vss_dram20，至电源中断单元100至soc芯片静电放电主通路电源vssd，再至soc的vdd25（图中标号为50）的引脚。这样就缩短了需要至memory芯片的路径，现有技术需要通过进入位于memory芯片的电流域来实现抗esd的线路通路。

可以理解的，在soc电源域包括模拟电源域、数字电源域，位于系统的soc芯片端。

请继续参考图2，图2为本发明一实施例中的电源中断单元示意图，电源中断单元为常规双向二极管。在正常工作时，左右两边的电源是隔离的，用以隔绝相互之间的噪声影响；在ｅｓｄ发生时，瞬态高压让二极管导通，从而提供ｅｓｄ放电通路。

请继续参考图3；图3为本发明另一实施例中三维集成电路系统的抗静电放电方法的示意图。

图3中，三维集成电路系统包括soc芯片和memory芯片，memory芯片可以为dram芯片。soc芯片和memory芯片通过tsv(through-silicon-via)硅通孔或混合键合（hybridbonding）技术三维堆叠设置，soc包括若干电源线、地线，在本实施例中电源线、地线分别包括：vdd（图3标号为10’）,vss（图3标号为20’），vdd25（图3标号为30’），其中vss为soc芯片静电放电主通路电源，三维集成电路系统中的引脚由memory芯片端引出。

本实施例中，于memory芯片中设置有memory芯片电流域，memory芯片电流域包括若干电源、地，即包括若干抗静电放电单元200’。本实施例中包括：dram_io（图3标号为40’）,vddio_dram（图3标号为50’），vssio_dram（图3标号为60’），均通过设置于memory芯片端的引脚引出；优选的，memory芯片还设置soc芯片电源域，该soc芯片电流域设置于系统的memory芯片端位于memory芯片电源环中，本实施例中soc芯片电流域中包括vdd（图3标号为10’）,vss（图3标号为20’），vdd25（图3标号为30’）均通过设置于memory芯片端的引脚引出。soc芯片电源域包括：soc中封装出引脚的电源，及对应的抗静电放电单元200’。电源中断单元100’连接到memory芯片静电放电主通路电源vssio_dram。

将位于soc芯片端的soc芯片静电放电主通路电源vss引入到memory芯片端，并通过电源中断单元100’连接至memory芯片静电放电主通路电源vssio_dram，有效缩短soc芯片抗静电放电处理路径，详细描述为：

当soc引脚发生静电放电干扰时，例如：vdd与vdd25发生esd现象，静电放电干扰的第一瞬态电流路径为：soc引脚vdd至抗静电放电单元200’至soc芯片静电放电主通路vss，再至vdd25的soc引脚；这样就缩短了需要至soc芯片的路径，现有技术需要通过进入位于soc芯片的电流域来实现抗esd的线路通路。

当soc引脚和memory引脚发生静电放电干扰时，例如：memory芯片电流域的vddio_dram与soc芯片的vdd，静电放电干扰第二瞬态电流路径为：soc引脚vdd至抗静电放电单元200’，至soc芯片静电放电主通路电源vss，至电源中断单元100’至memory芯片静电放电主通路电源vssio_dram，再至memory的vddio_dram的引脚。

这样就缩短了需要至soc芯片的路径，现有技术需要通过进入位于soc芯片的电流域来实现抗esd的线路通路。

可以理解的，在memory电源域包括模拟电源域、数字电源域，位于系统的memory芯片端。

对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论如何来看，均应将实施例看作是示范性的，而且是非限制性的。例如，根据不同的封装方式，多层芯片中的顶层芯片可能位于封装件的上方或下方，因此“顶层”并不限定特定的方向。此外，明显的，“包括”一词不排除其他元素和步骤，并且措辞“一个”不排除复数。装置权利要求中陈述的多个元件也可以由一个元件来实现。第一，第二等词语用来表示名称，而并不表示任何特定的顺序。