1.一种三维集成电路系统的抗静电放电方法，其特征在于：
提供soc芯片和memory芯片，所述soc芯片和memory芯片通过硅通孔或混合键合技术实现三维堆叠，
系统的若干引脚于soc芯片端引出，将位于memory芯片端的memory芯片静电放电主通路电源引入到soc芯片端，并通过电源中断单元连接至soc芯片静电放电主通路电源，缩短memory芯片抗静电放电处理路径；或者
系统的若干引脚于memory芯片端引出，将位于soc芯片端的soc芯片静电放电主通路电源引入到memory芯片端，并通过电源中断单元连接至memory芯片静电放电主通路电源，缩短soc芯片抗静电放电处理路径。
2.根据权利要求1所述的三维集成电路系统的抗静电放电方法，其特征在于，系统的若干引脚于soc芯片端引出的情况下，当memory引脚发生静电放电干扰时，静电放电干扰的第一瞬态电流路径为：memory引脚至memory芯片静电放电主通路电源,再至另一memory引脚。
3.根据权利要求1所述的三维集成电路系统的抗静电放电方法，其特征在于，系统的若干引脚于soc芯片端引出的情况下，当soc引脚和memory引脚发生静电放电干扰时，静电放电干扰第二瞬态电流路径为：memory引脚至memory芯片静电放电主通路电源，至电源中断单元至soc芯片静电放电主通路电源，再至soc引脚。
4.根据权利要求2或3中任意一项所述的三维集成电路系统的抗静电放电方法，其特征在于，所述memory引脚位于整个系统的soc端。
5.根据权利要求1所述的三维集成电路系统的抗静电放电方法，其特征在于，系统的若干引脚于memory芯片端引出的情况下，当soc引脚发生静电放电干扰时，静电放电干扰的第一瞬态电流路径为：soc引脚至soc芯片静电放电主通路电源,再至另一soc引脚。
6.根据权利要求1所述的三维集成电路系统的抗静电放电方法，其特征在于，系统的若干引脚于memory芯片端引出的情况下，当soc引脚和memory引脚发生静电放电干扰时，静电放电干扰第二瞬态电流路径为：soc引脚至soc芯片静电放电主通路电源，至电源中断单元至memory芯片静电放电主通路电源，再至memory引脚。
7.根据权利要求5或6中任意一项所述的三维集成电路系统的抗静电放电方法，其特征在于，所述soc引脚位于整个系统的memory端。
8.根据权利要求1所述的三维集成电路系统的抗静电放电方法，其特征在于，于soc芯片设置memory芯片电源域，所述memory芯片电源域包括：memory中封装出引脚的电源，及对应的抗静电放电单元；
所述memory电源域位于：ｓｏｃ芯片电源环中，并通过
电源中断单元连接到ｓｏｃ芯片静电放电主通路电源。
9.根据权利要求1所述的三维集成电路系统的抗静电放电方法，其特征在于，于memory芯片设置soc芯片电源域，所述soc芯片电源域包括：soc中封装出引脚的电源，及对应的抗静电放电单元；
所述soc电源域位于：memory芯片电源环中，并通过
电源中断单元连接到memory芯片静电放电主通路电源。
10.根据权利要求1所述的三维集成电路系统的抗静电放电方法，其特征在于，所述电源中断单元为：双向二极管；
在第一状态时，所述双向二极管隔离电源，以隔绝噪声；
在第二状态ｅｓｄ发生时，瞬态高压使得所述双向二极管导通，导通ｅｓｄ放电通路，实现esd放电。