一种结势垒肖特基二极管的制作方法

一种结势垒肖特基二极管，属于半导体技术领域。

背景技术：

近年来由于肖特基势垒二极管（Schottky Barrier Diode，简称SBD）的低导通压降和极短的反向恢复时间对电路系统效率提高引起了人们高度重视并应用广泛。SBD有三个特点较为突出：（1）因为肖特基势垒高度小于PN结势垒高度，SBD的开启电压和导通压降均比PIN二极管小，可以降低电路中的功率损耗到较低水平；（2）SBD的结电容较低，它的工作频率高达100GHz；（3）SBD是不存在少数载流子的注入，因此开关速度更快，自身反向恢复时间只是肖特基势垒电容的充放电时间。

传统的肖特基二极管同样存在如下缺陷：（1）由于反向阻断能力接近200V时，肖特基整流器的正向压降VF将接近PIN整流器的正向压降，因此传统的肖特基势垒二极管的反向阻断电压一般低于200V，使之在应用中的效率更低。（2）传统的肖特基二极管其反向漏流较大且对温度敏感，传统的肖特基二极管结温在125℃到175℃之间。

基于上述缺陷，结势垒肖特基二极管（Junction Barrier Schottky，简称JBS）作为一种增强型肖特基二极管成为研究的热点，结势垒肖特基二极管结构的典型特点是在传统的肖特基二极管的外延层上集成多个PN结呈现梳状。结势垒肖特基二极管在零偏和正偏时肖特基接触部分导通，PN结部分不导通；结势垒肖特基二极管在反偏时PN结耗尽区展宽以致夹断电流通道，有效抑制肖特基势垒降低效应及有效控制反向漏流。所以结势垒肖特基二极管的突出优点是拥有肖特基势垒二极管的通态和快速开关特性，还有PIN二极管的关态和低泄漏电流特性。

现有技术中，结势垒肖特基二极管的结构如图9所示，包括衬底5，在衬底5的上方为外延层6，在外延层6的表面间隔设置有若干有源区内结3，在有源区内结3的外侧为耐压环1。在外延层6上表面边缘还设置有绝缘层15，阳极金属层4覆盖在外延层6表面并位于绝缘层15的内侧。现有技术的结势垒肖特基二极管在产品以及工艺上存在有如下缺陷：（1）在耐压环1的底部形成有弧形面，而弯曲弧度越大电势线越密，电场强度越大，这影响了芯片的耐压性能。（2）现有工艺中至少需要三次光刻工艺：第一次是在外延层6的表面对氧化层进行光刻，然后经离子注入等工艺形成多个有源区内结3和耐压环1；第二次光刻工艺是对绝缘层15光刻使之形成接触孔，以便进一步形成肖特基界面2；第三次光刻是对阳极金属层4进行光刻，使之位于绝缘层15的内侧，因此现有技术中生产工艺较为复杂，且需要较宽的一个或多个耐压环来提高芯片耐压性能。

技术实现要素：

本实用新型要解决的技术问题是：克服现有技术的不足，提供一种在耐压环中部进行切割，取消了现有技术中耐压环弯曲弧度部位，提高了芯片的耐压性能，同时使工艺复杂程度以及生产成本大大降低的结势垒肖特基二极管。

本实用新型解决其技术问题所采用的技术方案是：该结势垒肖特基二极管，包括结势垒肖特基芯片以及自芯片上通过引线分别引出的阴极和阳极，结势垒肖特基芯片包括衬底以及衬底上方的外延层，在外延层的表面设置有若干有源区内结和位于有源区内结外圈的耐压环，有源区内结和耐压环的半导体类型与外延层相反，在外延层的表面形成有与引线连接的阳极金属层，在衬底的底面形成与引线连接的阴极金属层，其特征在于：芯片切割位置在所述的耐压环的中部，自芯片切割位置切割形成切割面，在切割面及上下边缘区有钝化层覆盖。

优选的，所述的有源区内结为P+型半导体。

优选的，所述的耐压环为P+型半导体。

优选的，在所述阳极金属层和阴极金属层的表面分别通过焊锡层焊接所述的引线。

优选的，所述的焊锡层位于钝化层的内侧。

与现有技术相比，本实用新型所具有的有益效果是：

在本结势垒肖特基二极管中，提供一种在耐压环中部进行切割，取消了现有技术中耐压环弯曲弧度部位，提高了芯片的耐压性能，同时使工艺复杂程度以及生产成本大大降低。

在本结势垒肖特基晶圆中，芯片切割位置在所述的耐压环的中部，在每一个耐压环的中部纵向切割形成切割面，切割完成之后形成若干分离的结势垒肖特基芯片，在每一个结势垒肖特基芯片中，包括中部的若干有源区内结以及位于外侧耐压环的一半，即同一个耐压环在切割之后分别位于相邻的两个结势垒肖特基芯片内。

由于芯片切割位置位于耐压环的中部，取消了现有技术中耐压环底部弯曲形成的弧形面，降低了其电场强度，提高了芯片的耐压性能。芯片的有源区内结的间距依据耐压进行调整，在反偏时PN结耗尽区展宽实现电流通道的夹断，有效抑制了肖特基势垒降低效应。

切割分离之后的结势垒肖特基芯片经焊接、酸洗钝化等工序，在切割面及上下边缘区形成一层钝化层，焊锡层位于钝化层的内侧，通过在芯片的外周圈形成钝化层，使得电流无法自芯片的侧部流通，代替了现有技术中绝缘层的作用，因此省去了进行现有技术中的第二道和第三道光刻步骤，由于在本结势垒肖特基芯片的生产工艺中，只利用一道光刻工艺，与现有技术中至少需要三道光刻工艺相比，其工艺复杂程度及生产成本上大大降低。

附图说明

图1为结势垒肖特基芯片结构示意图。

图2~图6为结势垒肖特基芯片制造流程图。

图7为结势垒肖特基二极管结构示意图。

图8为图7中A处放大图。

图9为现有技术结势垒肖特基芯片结构示意图。

其中：1、耐压环 2、肖特基界面 3、有源区内结 4、阳极金属层 5、衬底 6、外延层 7、阴极金属层 8、切割面 9、氧化层 10、芯片切割位置 11、引线 12、焊锡层 13、芯片 14、钝化层 15、绝缘层。

具体实施方式

图1~8是本实用新型的最佳实施例，下面结合附图1~8对本实用新型做进一步说明。

如图1所示，一种结势垒肖特基芯片，包括衬底5，在衬底5的上方为外延层6，在外延层6的表面设置有若干耐压环1，在相邻两个耐压环1之间还设置有若干有源区内结3。在外延层6的表面未开设有源区内结3以及耐压环1的位置形成肖特基界面2。还设置有阳极金属层4和阴极金属层7，其中阳极金属层4覆盖在有源区内结3、耐压环1以及肖特基界面2的表面，用于引出本结势垒肖特基芯片的阳极，阴极金属层7覆盖在衬底5的底面，用于引出本结势垒肖特基芯片的阴极。衬底5以及外延层6为N型半导体，有源区内结3以及耐压环1为P+型半导体。

在本结势垒肖特基晶圆（见图6）中，芯片切割位置10在所述的耐压环1的中部，在每一个耐压环1的中部纵向切割形成切割面8，切割完成之后形成若干分离的结势垒肖特基芯片，在每一个结势垒肖特基芯片中，包括中部的若干有源区内结3以及位于外侧耐压环1的一半，即同一个耐压环1在切割之后分别位于相邻的两个结势垒肖特基芯片内。

由于切割面8位于耐压环1的中部，取消了现有技术中耐压环1底部弯曲形成的弧形面，降低了其电场强度，提高了结势垒肖特基芯片的耐压性能。结势垒肖特基芯片的有源区内结3的间距依据耐压进行调整，在反偏时PN结耗尽区展宽实现电流通道的夹断，有效抑制了肖特基势垒降低效应。

如图2~6所示，制成如图1所示的结势垒肖特基芯片，包括如下步骤：

步骤1，在衬底5的上方形成外延层6，然后在外延层6的表面进行氧化处理，在外延层6的表面形成氧化层9，然后在有源区内结3以及耐压环1的位置对氧化层9进行光刻，露出外延层6的表面，如图2所示。

步骤2，在光刻后的外延层6的上表面注入硼离子并进行扩散，同时形成有源区内结3和耐压环1，如图3所示。

步骤3，将外延层6上表面的氧化层9去除，如图4所示。

步骤4，在外延层6上表面溅射肖特基界面金属（例如钛、铂、钼、钒、钨、铝等）、退火等工艺形成肖特基界面2，如图5所示。

步骤5，在外延层6的表面以及衬底5的底面通过现有工艺分别形成阳极金属层4和阴极金属层7，得到如图6所示的结势垒肖特基晶圆。

步骤6，按图6中所示的芯片切割位置10对结势垒肖特基晶圆进行切割，将结势垒肖特基晶圆划分得到如图1所示的分离的结势垒肖特基芯片。

如图7~8所示，在得到如图1所示的结势垒肖特基芯片（以下简称芯片13）后，在芯片13的阳极金属层4和阴极金属层7表面分别通过焊锡层12焊接引线11，经过焊接工艺装成轴向二极管，由于芯片切割后侧面肖特基结构被破坏，电流从芯片13侧部流通，失去了肖特基二极管的功能，因此需要对芯片13进行酸洗钝化工序（混合酸）洗掉边缘，在芯片13侧面及上下边缘区形成一层钝化层14，最终形成结势垒肖特基二极管的成品。

其中焊锡层12位于钝化层14的内侧，通过在芯片13的外周圈形成钝化层14，使得电流无法自芯片13的侧部流通，代替了现有技术中绝缘层15的作用，因此省去了进行现有技术中的第二道和第三道光刻步骤，由于在本结势垒肖特基芯片的生产工艺中，只利用一道光刻工艺，与现有技术中至少需要三道光刻工艺相比，其工艺复杂程度及生产成本上大大降低。

以上所述，仅是本实用新型的较佳实施例而已，并非是对本实用新型作其它形式的限制，任何熟悉本专业的技术人员可能利用上述揭示的技术内容加以变更或改型为等同变化的等效实施例。但是凡是未脱离本实用新型技术方案内容，依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化与改型，仍属于本实用新型技术方案的保护范围。