一种结势垒肖特基二极管及其制作方法
【专利摘要】本发明提供了一种结势垒肖特基二极管及其制备方法，该结势垒肖特基二极管包括由N型半导体构成的有源区，所述有源区内设置有多个P型掺杂区，所述P型掺杂区在所述有源区的分布呈点阵型结构分布，其中，任意两个相邻的P型掺杂区之间的距离相等，以致在相同有源区面积的情况下，本发明实施例所需要的P型掺杂区的数量和面积最小，即所谓的“死区”的面积最小。相较于现有技术中的P型掺杂区的分布，这种P型掺杂区的分布有利于提高结势垒肖特基二极管的正向导电能力。
【专利说明】一种结势垒肖特基二极管及其制作方法
【技术领域】
[0001]本发明涉及半导体器件领域，尤其涉及一种结势垒肖特基二极管及其制作方法。【背景技术】
[0002]结势鱼肖特基二极管(Junction-Barriercontrolled Schottky diode,简称JBS)是一种利用反偏PN结的空间电荷区使肖特基二极管SBD能够承受较高反向偏压，从而可使其适当降低肖特基势垒以保持较低正向压降的复合结构型器件。
[0003]JBS器件的器件结构示意图如图1所示，JBS是在普通Power肖特基二极管(SBD)的阳极金属层03下方的由N型半导体01 (N型外延层)构成的有源区内形成多个间隔的P型掺杂区02，从而使得在阳极金属层03下方有源区内形成N型半导体和P型半导体横向相间结构，即多个梳妆PN结。
[0004]在JBS器件反向偏置时，当JBS器件的反向偏压超过一定电压时，相邻的PN结栅耗尽区会开始交迭，进而造成多个PN结耗尽层的穿通。由于这一现象在导电通道中会形成势垒，随着反偏电压的增大，耗尽层向导电通道下方的η-衬底扩展，所增加的反向电压降落在耗尽层上。因此，由于耗尽层的存在，肖特基势垒受外加电压的影响被耗尽层形成的势垒所屏蔽，有效抑制了肖特基势垒的降低，从而使反向漏电流大为降低。
[0005]但是，当JBS器件正向偏置时，其中的PN结也进入正偏状态，但SBD的开启电压比PN结开启电压低得多，正向电流将绕过P型掺杂区02通过肖特基势垒接触走PN结之间的SBD通道。所以在JBS器件正向偏置时，P型掺杂区02不导通正向电流，是正向电流的“死区”。在有源区01面积一定时，P型掺杂区02的面积越大，具有导通电流能力的N型半导体的面积就越小，相同电压对应的正向电流越小。所以，JBS器件中的P型掺杂区02的面积对JBS器件的正向性能产生负面影响。
[0006]在JBS器件中，相邻的PN结栅耗尽层在穿通后会形成空间电荷区，阻断反向电流。由于P型掺杂区杂质浓度远远高于N型半导体，因而空间电荷区是由P型掺杂区在三维方向上向N型半导体区延伸。一般PN结二极管器件在阻断模式下PN结的耗尽层仅在一维方向(ζ轴方向)上延伸，而JBS器件的PN结耗尽层则在三维方向上延伸。所以如何利用JBS器件的PN结的耗尽层的延伸特性，设计有源区中P型掺杂区的布局，对于优化JBS器件性能是至关重要的。
[0007]因此，为了保证在JBS器件反向偏置时肖特基势垒不降低，同时又尽可能增大正向电流，需要充分利用PN结反偏时形成的耗尽层的横向扩展能力。
[0008]目前，JBS器件的有源区的P型掺杂区的分布结构一般为条形或环形，如图2(I)和图(2)所示，其阴影区域为P型掺杂区，空白区域为N型半导体。这两种分布结构的P型掺杂区在平面上是一维结构，所以，这两种分布结构在反向阻断时形成的耗尽层扩展也是一维的，导致这两种分布结构均没有充分利用在反向阻断时PN结耗尽层在三维方向的延伸能力。进而导致需要的P型掺杂区的面积和数量较多，使得JBS器件的正向导通电流较小的缺点。[0009]为了进一步充分利用PN结反偏时形成的耗尽层的横向扩展能力，提出了一种点阵型结构分布的P型掺杂区，如图3所示。其中，黑点表示P型掺杂区，空白区域表示N型半导体区。该点阵型结构分布的P型掺杂区可以看作是把条形P型掺杂区(如图2 (I)所示)分割成一个个等同宽度的圆点，相邻圆点之间的间隔区域被N型半导体所填充，可以作为正向导通电流的导通区域，而这些间隔区域被原来的条形P型掺杂区所占用，是正向电流的“死区”，没有正向导通电流通过。所以，这种点阵型结构分布的P型掺杂区的分布增加了正向导通电流的导通面积。
[0010]但是，这种点阵型结构分布的P型掺杂区没有充分利用PN结耗尽层在三维方向上的延伸能力，还可以对该点阵型结构进行改进，以达到进一步提高PN结耗尽层利用率。
【发明内容】
[0011]为了充分利用PN结反向阻断时耗尽层在三维方向的延伸能力，本发明的一方面
提供了一种结势垒肖特基二极管。
[0012]相应地，本发明的另一方面提供了一种结势垒肖特基二极管的制作方法。
[0013]为了达到上述发明目的，本发明采用了如下技术方案:
[0014]一种结势垒肖特基二极管，包括由N型半导体构成的有源区，所述有源区内设置有多个P型掺杂区，所述P型掺杂区在所述有源区的分布呈点阵型结构分布，任意两个相邻的P型掺杂区之间的距离相等。
[0015]优选地，任意三个不在同一直线上的P型掺杂区的连线构成等边三角形，且P型掺杂区位于所述等边三角形的顶点处。
[0016]优选地，所述P型掺杂区的形状为圆形或正η边形，其中，n≥4。
[0017]一种结势垒肖特基二极管的制作方法，包括，
[0018]提供N型半导体衬底，所述N型半导体衬底包括相对的第一表面和第二表面；
[0019]在N型半导体衬底的第一表面上生成N型外延层；
[0020]对所述N型外延层的预定局部区域进行光刻图案化，以形成P型掺杂区的离子注入窗口 ；其中，所述P型掺杂区的离子注入窗口包括若干个子窗口，所述子窗口呈点阵型结构分布，其中，任意两个相邻的子窗口之间的距离相等；
[0021]依据所述P型掺杂区的离子注入窗口，进行P型离子注入形成P型掺杂区；
[0022]在所述预定局部区域的外缘区域制作结终端；
[0023]在所述第二表面形成阴极欧姆接触，在所述预定局部区域的上方形成阳极金属接触。
[0024]优选地，任意三个不在同一直线上的子窗口的连线构成等边三角形，且子窗口位于所述等边三角形的顶点处。
[0025]优选地，所述子窗口的形状为圆形或正η边形，其中，η≥4。
[0026]本发明提供的结势垒肖特基二极管，其P型掺杂区在有源区内的分布呈点阵型结构分布，并且任意两个相邻的P型掺杂区之间的距离相等。由于P型掺杂区呈点阵型结构分布，在反向电压下，利用PN结耗尽层的三维方向的延伸能力，PN结所形成的耗尽层可以位于P型掺杂区的四周。由于PN结形成的耗尽层的横向扩展宽度在各个方向上是相等的，本发明实施例提供的这种 点阵型结构分布由于任意两个相邻的P型掺杂区之间的距离相等，所以当反向电压达到一定值后，PN结所产生的耗尽层能够在各个方向上同时连接，从而实现PN结耗尽层的穿通。在这种情况下，由于PN结形成的耗尽层能够连接形成空间电荷区，阻断反向电流，实现对反偏电压的屏蔽，进而能够防止肖特基势垒降低，降低反向漏电流。
[0027]同时，在相同有源区面积的情况下，本发明实施例提供的JBS器件所需要的P型掺杂区的数量和面积最小，即所谓的“死区”的面积最小。相较于现有技术中的P型掺杂区的分布，这种P型掺杂区的分布有利于提高结势垒肖特基二极管的正向导电能力。
【专利附图】
【附图说明】
[0028]为了清楚地理解本发明实施例的【具体实施方式】，下面将描述【具体实施方式】时所需要使用到的附图进行简要说明。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0029]图1是JBS器件的结构剖面示意图；
[0030]图2 (I)是现有技术中环形结构的P型掺杂区分布图；图2 (2)是现有技术中条形结构的P型掺杂区分布图；
[0031]图3是点阵型结构分布的P型掺杂区分布结构示意图；
[0032]图4是本发明实施例的P型掺杂区分布示意图；
[0033]图5 (I)和图5 (2)分别是本发明实施例的反向模式下JBS器件有源区和现有技术具有点阵型结构分布的P型掺杂区的JBS器件有源区的局部放大图；
[0034]图6是本发明实施例的JBS器件的制作方法流程示意图；
[0035]图7 (I)至图7 (6)是本发明实施例的JBS器件的制作方法一系列制程对应的结构示意图。
【具体实施方式】
[0036]以下将结合附图所示的【具体实施方式】对本发明进行详细描述。但这些实施方式并不限制本发明，本领域的普通技术人员根据这些实施方式所做出的结构、方法或功能上的变换均包含在本发明的保护范围之内。
[0037]JBS器件的输运机理如下:当JBS器件正向偏置时，由于PN结的开启电压比肖特基结的开启电压高得多，器件中导通的只有肖特基成份。所以器件在正向偏压下其电学特性与SBD类似，只是由于P型区的存在而电流密度会减小。
[0038]当器件反向偏置时，PN结形成的耗尽层将会沿着导电通道向两边扩展，当耗尽区相连时会夹断导电通道，从而在导电通道区形成一个势垒。随着反偏电压的增大，耗尽层将向导电通道下方延伸，所增加的反向电压将会落在耗尽层上。除此以外，由于耗尽层的存在，肖特基结被屏蔽于高电场之外，势垒降低效应被有效抑制了，从而反向漏电流大为降低。
[0039]但是，JBS器件正向偏置时，P型掺杂区不能导通正向电流，为正向电流的“死区”。所以P型掺杂区的存在减小了正向导通电流。在正向偏置时，P型掺杂区成为影响正向导通电流的不利因素。为了在不影响P型掺杂区在反向偏置时降低反向漏电流的作用，需要充分利用PN结形成的耗尽层的三维延伸性能，以达到尽量减少P型掺杂区的面积的目的。[0040]基于上述构思，为了充分利用PN结在反向偏置时形成的耗尽层在三维方向上的延伸性能，本发明提供了一种JBS的新型P型掺杂区的分布，以使得JBS在一定反向电压下，PN结所形成的耗尽层能够实现同时连接。
[0041]结合图4，对本发明实施例提供的P型掺杂区分布进行描述。图4所示的P型掺杂区在N型半导体区的分布呈点阵型结构分布，从而在结势垒肖特基二极管的有源区的横向方向上形成了多个PN结结构。
[0042]进一步地，分布在N型外延层上任意两个相邻的P型掺杂区之间的距离相等。由于P型掺杂区在有源区内呈点阵型结构分布，在反向电压下，PN结所形成的耗尽层向各个方向延伸，PN结所形成的耗尽层可以位于P型掺杂区的四周。本发明实施例提供的P型掺杂区的这种点阵型结构分布由于任意两个相邻的P型掺杂区之间的距离相等，并且每个PN结产生的耗尽层延伸的宽度相等。所以当反向电压达到一定值后，PN结所产生的耗尽层能够在各个方向上同时连接，从而实现PN结耗尽层的穿通。PN结耗尽层的穿通能够形成空间电荷区，阻断反向电流，实现对反偏电压的屏蔽，进而能够防止肖特基势垒降低，减少反向漏电流。
[0043]同时，这种P型掺杂区的分布，在实现反向模式时，PN结耗尽层穿通的前提下，在相同有源区面积的情况下，所需要的P型掺杂区的数量和面积最小，即所谓的“死区”的面积最小。相较于现有技术中的P型掺杂区的分布，这种P型掺杂区的分布有利于提高结势垒肖特基二极管的正向导电能力。
[0044]更进一步地，连接分布在有源区内的任意三个相邻的不在一条直线上的P型掺杂区构成一等边三角形。每个P型掺杂区位于其所属等边三角形的顶点处。
[0045]上述P型掺杂区的分布也可以这么理解:该P型掺杂区分布的点阵型结构包括多个重复单元，每个重复单元的结构的连线为正六边形，如图4右侧的图所示。每个P型掺杂区位于正六边形的六个顶点位置以及其中心位置。也可以这么理解:该P型掺杂区分布的重复单元结构为:以一个P型掺杂区为中心，距离该P型掺杂区最近的P型掺杂区有六个，并且这六个P型掺杂区到位于中心的P型掺杂区的距离相等，并且均匀分布在位于中心位置的P型掺杂区的周围。
[0046]这种分布结构使得位于中心处的P型掺杂区与位于相邻两个顶点处的P型掺杂区构成等边三角形。由于每个P型掺杂区镶嵌在N型半导体区内，所以，其构成的PN结在反向偏置时形成的耗尽层位于P型掺杂区的四周。这样，每个PN结会在不同的方向上产生耗尽层，也可以说耗尽层向各个方向延伸。图5 (I)所示为本发明实施例的反向模式下JBS器件有源区的局部放大图。阴影区域表示P型掺杂区，P型掺杂区的边缘和虚线之间的区域表示每个PN结产生的耗尽层。由图5 (I)可以很容易地得出，由于其任意三个不在一条直线上P型掺杂区位于等边三角形的顶点处，相邻PN结形成的耗尽层会相互靠近并拢，当反向电压达到一定值后，相邻两个PN结形成的耗尽层连接在一起。由于每个PN结形成的耗尽层宽度在各个方向上均是相同的，又由于任意两个相邻的PN结之间的距离相等，所以，当其中相邻的两个PN结形成的耗尽层连接在一起时，所有PN结形成的耗尽层在其所在的等边三角形的每条边上均会实现连接，使得所有PN结形成的耗尽层穿通。相邻PN结栅耗尽层在穿通后会形成空间电荷区，阻断反向电流，从而形成对反向外加电压的屏蔽。
[0047]而现有技术中具有点阵型结构分布的P型掺杂区，其重复单元如图3的右侧图所示，为矩形。在反向模式下该具有该P型掺杂区分布的JBS器件有源区的局部放大图如图5(2)所示。其每相邻两个P型掺杂区之间的距离不完全相同，例如P型掺杂区1、2之间的距离小于P型掺杂区1、3之间的距离。该分布结构可以看作每相邻的4个P型掺杂区为矩形的四个顶点。当相距距离较近的P型掺杂区形成的耗尽层连接时，相距较远的P型掺杂区之间仍然没有连接，如果要实现相距较远的P型掺杂区之间也形成连接，需要再增加P型掺杂区的面积或数量，导致P型掺杂区的面积较大。
[0048]通过比较图3和图4所示的点阵型P型掺杂区的面积大小，可以得出图4所示的是点阵型P型掺杂区分布(本发明实施例)结构的P型掺杂区的面积小于图3所述的点阵型P型掺杂区分布结构的P型掺杂区的面积。具体推导过程如下:
[0049]假设圆形P型掺杂区直径为W，圆点之间的间隔为S。则图3所示的点阵型P型掺杂分布的圆形的P型掺杂分布的可重复单元面积为2s2，可重复单元所占用圆点P型掺杂区面积为
【权利要求】
1.一种结势垒肖特基二极管，包括由N型半导体构成的有源区，所述有源区内设置有多个P型掺杂区，所述P型掺杂区在所述有源区的分布呈点阵型结构分布，其特征在于，任意两个相邻的P型掺杂区之间的距离相等。
2.根据权利要求1所述的结势垒肖特基二极管，其特征在于，任意三个不在同一直线上的P型掺杂区的连线构成等边三角形，且P型掺杂区位于所述等边三角形的顶点处。
3.根据权利要求1或2所述的结势垒肖特基二极管，其特征在于，所述P型掺杂区的形状为圆形或正η边形,其中，η≥4。
4.一种结势垒肖特基二极管的制作方法，其特征在于，包括， 提供N型半导体衬底,所述N型半导体衬底包括相对的第一表面和第二表面； 在N型半导体衬底的第一表面上生成N型外延层； 对所述N型外延层的预定局部区域进行光刻图案化，以形成P型掺杂区的离子注入窗口 ；其中，所述P型掺杂区的离子注入窗口包括若干个子窗口，所述子窗口呈点阵型结构分布，其中，任意两个相邻的子窗口之间的距离相等； 依据所述P型掺杂区的离子注入窗口，进行P型离子注入形成P型掺杂区； 在所述预定局部区域的外缘区域制作结终端； 在所述第二表面形成阴极欧姆接触，在所述预定局部区域的上方形成阳极金属接触。
5.根据权利要求4所述的制作方法，其特征在于，任意三个不在同一直线上的子窗口的连线构成等边三角形，且子窗口位于所述等边三角形的顶点处。
6.根据权利要求4或5所述的制作方法，其特征在于，所述子窗口的形状为圆形或正η边形，其中，η≥4。
【文档编号】H01L29/872GK103545382SQ201310559459
【公开日】2014年1月29日 申请日期:2013年11月12日 优先权日:2013年11月12日
【发明者】李诚瞻, 吴煜东, 刘可安, 吴佳, 史晶晶, 杨勇雄 申请人:株洲南车时代电气股份有限公司