一种双栅沟槽型肖特基器件结构及制造方法
【专利摘要】本发明提供一种双栅沟槽型肖特基器件结构及制造方法，所述制造方法至少包括步骤：在低掺杂N型外延层中形成沟槽并在所述沟槽中填充满绝缘介质材料；刻蚀所述沟槽顶部的绝缘介质材料，形成开口；在所述开口侧壁生长第一薄氧化层，所述第一薄氧化层的厚度小于刻蚀后沟槽底部保留的绝缘介质材料的厚度；在所述开口中填满N型多晶硅，形成双栅MOS结构。本发明采用沟槽型双栅MOS结构作为肖特基器件的漏电保护环，即采用沟槽底部的绝缘介质材料和第一薄氧化层作为一栅氧化层、侧壁的第二薄氧化层作为另一栅氧化层，不同厚度的这两种栅氧化层，既可以提高击穿电压，又有利于缩小沟槽的宽度，降低器件正向导通面积，减小正向导通电压，从而优化器件性能。
【专利说明】一种双栅沟槽型肖特基器件结构及制造方法
【技术领域】
[0001]本发明涉及功率器件和微电子制造领域，特别是涉及一种双栅沟槽型肖特基器件结构及制造方法。
【背景技术】
[0002]功率肖特基器件是一种用于大电流整流的半导体两端器件，其原理是利用金属与半导体之间的接触势垒进行工作，及当金属与半导体接触，电流正、反向流过接触面时，接触面电阻值相差好几个数量级。目前常用的功率肖特基器件是由金属硅化物和低掺杂N型硅之间的肖特基结来制作，金属硅化物可以是钼硅化合物、钛硅化合物、镍硅化合物个铬硅化合物等
[0003]目前应用的结构形式是平面型结构，N型半导体层和上、下金属电极都是平面接触，当器件电压正向偏置时，即上金属电极为正极，下金属电极为负极、肖特基接触面电阻非常小，电流开通；当上金属电极为负极，下金属电极为正极，肖特基接触面电阻增大，电流关断，但实际上反向电流很难完全关断，存在较大的漏电流。
[0004]近年来，由于沟槽技术的发展，各种沟槽型结构被用于制作单元肖特基结构的漏电保护环，如常采用沟槽型MOS结构等。采用沟槽型MOS结构缩小了传统采用PN结作为肖特基器件保护环的面积，当器件所用面积相同时，可以降低器件的正向导通压降。与传统MOS沟槽型肖特基器件相比，本发明有的优点是:常用的MOS结构采用单栅结构，栅氧化层在沟槽底部和侧壁厚度是同时氧化形成，从器件性能优化出发，要增加击穿电压和降低MOS电容，必须增加栅氧化层的厚度；但从工艺上讲，使用厚氧化层需要增加沟槽宽度，这就降低了器件正向导通的有效面积，从而会增加正向导通电压。上述矛盾制约了器件优化，本发明采用双栅结构，即在沟槽底部和侧壁采用不同厚度的栅氧化层需要MOS结构作为高反压保护环，可以既满足提高击穿电压和降低器件电容的需要，又有利于器件性能的优化。
【发明内容】
[0005]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种双栅沟槽型肖特基器件结构及制造方法，可以有效控制肖特基器件反向漏电的同时，降低器件电容，提高反向击穿能力。
[0006]为实现上述目的及其他相关目的，本发明提供一种双栅沟槽型肖特基器件结构的制造方法，所述制造方法至少包括步骤:
[0007]—种双栅沟槽型肖特基器件结构的制造方法，其特征在于，所述制造方法至少包括步骤:
[0008]I)提供一高掺杂N型半导体衬底，于所述高掺杂N型半导体衬底上外延低掺杂N型外延层；
[0009]2)刻蚀所述低掺杂N型外延层，形成至少一个沟槽，所述沟槽未穿透低掺杂N型外延层；[0010]3)在所述沟槽内壁生长第一薄氧化层，并在所述沟槽中填充满绝缘介质材料；
[0011]4)刻蚀所述沟槽顶部的第一薄氧化层和绝缘介质材料，形成一开口，并在形成的开口侧壁生长第二薄氧化层，所述第二薄氧化层的厚度小于刻蚀后沟槽底部保留的绝缘介质材料与第一薄氧化层的厚度之和；
[0012]5)在所述开口中填充满高掺杂的N型多晶硅，形成双栅MOS结构；
[0013]6 )在所述低掺杂N型外延层表面形成肖特基金属，所述肖特基金属与低掺杂N型外延层表面反应形成金属硅化物；
[0014]7)在所述金属硅化物上形成正面电极，所述半导体衬底的背面形成背面电极，从而完成双栅沟槽型肖特基器件结构的基本制造。
[0015]优选地，所述沟槽的宽度范围为0.15?0.8μπι ;所述沟槽的深度范围为2.5?5.0 μ m0
[0016]优选地，所述刻蚀后沟槽底部保留的绝缘介质材料的最大厚度范围为150?IOOOnm,所述绝缘介质材料为二氧化硅。
[0017]优选地，所述第一薄氧化层和第二薄氧化层均采用热氧化方法制备，生长形成第一薄氧化层的厚度为5?250nm，所述第二薄氧化层厚度范围为50?200nm。
[0018]优选地，采用各向同性刻蚀方法来刻蚀所述沟槽顶部的第一薄氧化层和绝缘介质材料。
[0019]优选地，所述双栅MOS结构是由高掺杂N型多晶硅、第二薄氧化层及低掺杂N型外延层组成的MOS结构和由高掺杂N型多晶硅、沟槽底部绝缘介质材料、第一薄氧化层及低掺杂N型外延层组成的另一 MOS结构构成。
[0020]优选地，所述肖特基金属为T1、Cr、W、Co、Pt、N1、Mo中的一种。
[0021]优选地，采用化学气相沉积方法在所述金属硅化物上自下而上依次形成由TiN、AlSiCu、T1、TiN、T1、N1、Ag多层金属膜组成的正面电极。
[0022]优选地，形成正面电极后，采用光刻掩膜的方法对正面电极进行选择性蚀刻，形成正面电极图形，并在正面淀积保护层介质，再次采用光刻掩膜的方法对保护层介质进行选择性蚀刻，形成正面引线窗口图形。
[0023]优选地，形成背面电极的步骤为:将半导体衬底的背面减薄后，在半导体衬底的背面自上而下依次淀积由T1、N1、Ag组成的多层金属膜，加热合金化后形成背面电极。
[0024]本发明还提供一种双栅沟槽型肖特基器件结构，所述双栅沟槽型肖特基器件结构至少包括:
[0025]高掺杂N型半导体衬底；
[0026]低掺杂N型外延层，外延于所述高掺杂N型半导体衬底表面；
[0027]沟槽，形成于所述N型外延层中；
[0028]第一薄氧化层，位于所述沟槽底部；
[0029]绝缘介质材料，位于所述第一薄氧化层表面；
[0030]开口，形成于沟槽顶部；
[0031]第二薄氧化层，结合于所述开口侧壁，所述第二薄氧化层的厚度小于刻蚀后沟槽底部保留的绝缘介质材料与第一薄氧化层的厚度之和；
[0032]高掺杂N型多晶硅，填充于所述开口中；[0033]金属硅化物，结合于所述N型外延层表面；
[0034]正面电极,淀积于所述金属娃化物表面；
[0035]背面电极，淀积于所述高掺杂N型半导体衬底的背面。
[0036]优选地，所述沟槽的宽度范围为0.15?0.8μπι ;所述沟槽的深度范围为2.5?5.0 μ m0
[0037]优选地，所述第一薄氧化层的厚度为5?250nm，所述第二薄氧化层厚度范围为50 ?200nm。
[0038]优选地,所述沟槽底部的绝缘介质材料的厚度范围为150?IOOOnm,所述绝缘介质材料为二氧化硅。
[0039]优选地，由高掺杂N型多晶硅、第二薄氧化层及低掺杂N型外延层组成的MOS结构和由高掺杂N型多晶硅、沟槽底部绝缘介质材料、第一薄氧化层及低掺杂N型外延层组成的另一 MOS结构构成双栅MOS结构。
[0040]优选地，正面电极由TiN、AlSiCu、T1、TiN、T1、N1、Ag多层金属膜构成。
[0041]优选地，背面电极是由T1、N1、Ag构成的合金化合物。
[0042]如上所述，本发明的双栅沟槽型肖特基器件结构及制造方法，包括步骤:在半导体衬底上的低掺杂N型外延层中形成至少一个沟槽；并在所述沟槽中填充满绝缘介质材料；刻蚀所述沟槽顶部的绝缘介质材料，形成一开口 ；在所述开口侧壁生长第一薄氧化层，所述第一薄氧化层的厚度小于刻蚀后沟槽底部保留的绝缘介质材料的厚度；在所述开口中填充满高掺杂的N型多晶硅，形成双栅MOS结构；制作金属硅化物；制作正面电极、背面电极。本发明采用沟槽型双栅MOS结构作为肖特基器件的漏电保护环，即采用沟槽底部的绝缘介质材料和第一薄氧化层作为一栅氧化层、侧壁的第二薄氧化层作为另一栅氧化层，不同厚度的这两种栅氧化层，既可以提高击穿电压，又有利于采用更窄的沟槽结构，从而优化器件性倉泛。
【专利附图】
【附图说明】
[0043]图1为本发明的双栅沟槽型肖特基器件的制造方法步骤I)所呈现的结构示意图。
[0044]图2为本发明的双栅沟槽型肖特基器件的制造方法步骤2)所呈现的结构示意图。
[0045]图3?图4为本发明的双栅沟槽型肖特基器件的制造方法步骤3)所呈现的结构示意图。
[0046]图5?图6为本发明的双栅沟槽型肖特基器件的制造方法步骤4)所呈现的结构示意图。
[0047]图7?图8为本发明的双栅沟槽型肖特基器件的制造方法步骤5)所呈现的结构示意图。
[0048]图9为本发明的双栅沟槽型肖特基器件的制造方法步骤6)所呈现的结构示意图。
[0049]图10?图11为本发明的双栅沟槽型肖特基器件的制造方法步骤7)所呈现的结构示意图。
[0050]元件标号说明
[0051]1高掺杂N型半导体衬底
2低掺杂N型外延层
3沟槽
4第一薄氧化层
5绝缘介质材料
6开口
7第二薄氧化层
8高掺杂N型多晶硅
9金属硅化物
10正而电极
11背面电极
【具体实施方式】
[0052]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0053]请参阅附图。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0054]实施例一
[0055]如图1~图11所示，本发明提供一种双栅沟槽型肖特基器件的制造方法，所述双栅沟槽型肖特基器件的制造方法至少包括以下步骤:
[0056]如图1所示，首先进行步骤I )，提供一高掺杂N型半导体衬底I，于所述高掺杂N型半导体衬底I上外延低掺杂N型外延层2 ；
[0057]所述半导体衬底I为磷或砷重掺杂的N型硅衬底。所述高掺杂N型半导体衬底I的掺杂浓度在lE18/cm3以上，其电阻率在0.0lohm.cm以下。所述低掺杂N型外延层2的掺杂浓度范围为1E14~1E17，所述低掺杂N型外延层2的厚度在2~30μπι之间。本实施例中，所述高掺杂N型半导体衬底I的掺杂浓度为lE21/cm3，所述低掺杂N型外延层2的掺杂浓度为lE15/cm3，低掺杂N型外延层2的厚度为10 μ m。
[0058]如图2所示，然后进行步骤2)，刻蚀所述低掺杂N型外延层2，形成至少一个沟槽3，所述沟槽3未穿透低掺杂N型外延层2。
[0059]利用掩膜刻蚀的方法在低掺杂N型外延层2制备具有一定宽度和深度的沟槽3。优选地，所述沟槽3的宽度范围为0.15~0.8 μ m，所述沟槽3的深度范围为2.5~5.0 μ m。本实施例中，所述沟槽3的宽度为0.5 μ m，所述沟槽3的深度为5.0 μ m。[0060]所述沟槽3底部的形状取决于沟槽的深宽比以及工艺条件等因素，沟槽3的底部形状可以为圆弧形、平面形或者V形。但是，V形沟槽底部会使器件的性能变得很差，一般沟槽的底部形状会采用圆弧形或平面形。本实施例中，所述沟槽3底部形状为圆弧形。
[0061]如图3?图4所示，接着进行步骤3)，在所述沟槽3内壁生长第一薄氧化层4，并在所述沟槽4中填充绝缘介质材料5。
[0062]采用热氧化的方法来制备所述第一薄氧化层4，在干燥氧化气氛中升温直接在沟槽3内壁及所述低掺杂N型外延层2表面上氧化形成，生长形成的第一薄氧化层4为二氧化硅。当然，需要去除氧化形成在低掺杂N型外延层2表面上的第一薄氧化层4，仅保留沟槽3内壁的第一薄氧化层4，如图3所示。其中，去除低掺杂N型外延层2表面上的第一薄氧化层4的方式可以是化学机械抛光，也可以是其他常规的去除方式，在此不再赘述。
[0063]生长形成所述第一薄氧化层4的厚度为5?250nm,本实施例中，所述第一薄氧化层4的厚度为80nm。
[0064]沟槽3内壁生长第一薄氧化层4之后，在沟槽3中填充绝缘介质材料5，通常采用高密度等离子体沉积方式填充绝缘介质材料5至沟槽3中，当然，也可以采用其他方法，比如低压化学气相沉积(LPCVD)或增强等离子体化学气相沉积(PECVD)等。沉积工艺完成后，所述绝缘介质材料5填充满沟槽3并覆盖于所述低掺杂N型外延层2的表面。进一步地，采用化学机械抛光工艺抛除低掺杂N型外延层2表面的绝缘介质材料5直至露出沟槽3顶部，并使所述沟槽3表面平坦化，获得如图4所示的结构。之后，对图4的结构进行热处理，使填充的绝缘介质材料5更加致密化。所述绝缘介质材料5为二氧化娃。
[0065]如图5?图6所示，然后进行步骤4)，刻蚀所述沟槽3顶部的第一薄氧化层4和绝缘介质材料5，形成一开口 6，并在形成的开口 6侧壁生长第二薄氧化层7，所述第二薄氧化层7的厚度小于刻蚀后沟槽底部保留的绝缘介质材料5与第一薄氧化层4的厚度之和。
[0066]例如，采用各向同性刻蚀方法来刻蚀所述沟槽3顶部的第一薄氧化层4和绝缘介质材料5，直至完全去除沟槽3顶部的第一薄氧化层4和绝缘介质材料5，露出沟槽3顶部的侧壁，从而在沟槽3的顶部形成一开口 6。刻蚀完成后，沟槽3底部的绝缘介质材料5会被保留，如图5所示,保留的绝缘介质材料5的最大厚度的范围为150?lOOOnm。本实施例中，沟槽3底部保留的绝缘介质材料5的最大厚度为500nm。
[0067]之后采用热氧化的方法在开口 6的侧壁生长形成第二薄氧化层7，如图6所示。生长形成的第二薄氧化层7为二氧化硅。当然，在低掺杂N型外延层2表面也会氧化形成二
氧化硅。
[0068]所述第二薄氧化层7厚度范围为50?200nm。本实施例中，所述第二薄氧化层7的厚度为IOOnm。
[0069]本实施例中，刻蚀后沟槽底部保留的绝缘介质材料5与第一薄氧化层4的厚度之和为500+80=580nm，所述第二薄氧化层7的厚度小于刻蚀后沟槽底部保留的绝缘介质材料5与第一薄氧化层4的厚度之和。
[0070]如图7?图8所示，接着进行步骤5)，在所述开口 6中填充满高掺杂的N型多晶硅8，形成双栅MOS结构。
[0071]在开口 6中填充高掺杂的N型多晶硅8，通常采用低压化学气相沉积(LPCVD)方法。沉积工艺完成后，所述高掺杂N型多晶硅8填充满开口 6并覆盖于所述第二薄氧化层7的表面，如图7所示。蚀刻去除低掺杂N型外延层2表面多余的第二薄氧化层7和高掺杂的N型多晶硅8，获得如图8所示的结构，并对低掺杂N型外延层2表面进行清洗并烘干。
[0072]所述高掺杂N型多晶硅8的掺杂浓度范围为1E19?lE21/cm3。本实施例中，所述高掺杂N型多晶硅8的掺杂浓度范围为lE20/cm3。
[0073]所述开口 6中填充高掺杂N型多晶硅8后，形成双栅MOS结构。所述双栅MOS结构是由高掺杂N型多晶硅8、第二薄氧化层7及低掺杂N型外延层2组成的MOS结构和由高掺杂N型多晶硅8、沟槽3底部绝缘介质材料5、第一薄氧化层4及低掺杂N型外延层2组成的另一 MOS结构构成。其中，第二薄氧化层7是作为侧壁栅氧化层，沟槽3底部绝缘介质材料5和第一薄氧化层4 一起是作为底部栅氧化层。侧壁栅氧化层的厚度小于底部栅氧化层的厚度。
[0074]采用两种不同厚度的栅氧化层形成沟槽型双栅MOS结构作为漏电保护环，一方面，可以提高击穿电压和降低器件电容，另一方面，有利于缩小沟槽的宽度，降低器件正向导通面积，减小正向导通电压，从而优化器件性能。
[0075]如图9所示，接着进行步骤6)，在所述低掺杂N型外延层2表面形成肖特基金属，所述肖特基金属与低掺杂N型外延层2表面反应形成金属硅化物9。
[0076]采用磁控溅射的方法在所述低掺杂N型外延层2表面形成一定厚度的肖特基金属。当然，本发明并不限于采用磁控溅射的方式，也可以采用其他适合的金属淀积工艺。
[0077]所述肖特基金属为T1、Cr、W、Co、Pt、N1、Mo中的一种。本实施例中，肖特基金属采用Ti金属。形成肖特基金属之后，采用快速热处理或炉退火等方法使肖特基金属与低掺杂N型外延层表面反应形成金属硅化物9，本实施例中，肖特基金属与低掺杂N型外延层2表面反应形成钛硅化物。
[0078]如图10?图11所示，最后进行步骤7)，在所述金属硅化物9上形成正面电极10，所述半导体衬底I的背面形成背面电极11，从而完成双栅沟槽型肖特基器件结构的基本制造。
[0079]所述正面电极10由多层金属膜组成，本实施例中，采用化学气相沉积方法在所述金属硅化物上自下而上依次形成由TiN、AlSiCu、T1、TiN、T1、N1、Ag多层金属膜。其中，AlSiCu也可以由Al或者AlSi替代。
[0080]形成正面电极10后，采用光刻掩膜的方法对正面电极进行选择性蚀刻，形成正面电极图形，并在正面淀积保护层介质，再次采用光刻掩膜的方法对保护层介质进行选择性蚀刻，形成正面引线窗口图形，此步骤未予以图示，为常规工艺，本领域技术人员应该理解。
[0081]形成背面电极11的步骤为:将半导体衬底的背面减薄后，在半导体衬底的背面自上而下依次淀积由T1、N1、Ag组成的多层金属膜，加热合金化后形成背面电极11。
[0082]实施例二
[0083]本发明还提供一种双栅沟槽型肖特基器件结构，该肖特基器件结构由实施例一提供的制造方法所制造，如图11所示，所述双栅沟槽型肖特基器件结构包括:
[0084]高掺杂N型半导体衬底I ;
[0085]低掺杂N型外延层2，外延于所述高掺杂N型半导体衬底I表面；
[0086]沟槽3，形成于所述N型外延层2中；
[0087]第一薄氧化层4，位于所述沟槽3底部；[0088]绝缘介质材料5，位于沟槽3底部的所述第一薄氧化层4表面；
[0089]开口 6，形成于沟槽3顶部；
[0090]第二薄氧化层7，结合于所述开口 6侧壁，所述第二薄氧化层7的厚度小于沟槽底部的绝缘介质材料5与第一薄氧化层4的厚度之和；
[0091]高掺杂N型多晶硅8，填充于所述开口 6中；
[0092]金属硅化物9，结合于所述N型外延层2表面；
[0093]正面电极10，淀积于所述金属硅化物9表面；
[0094]背面电极11，淀积于所述高掺杂N型半导体衬底I的背面。
[0095]所述半导体衬底I为磷或砷重掺杂的N型硅衬底。所述高掺杂N型半导体衬底I的掺杂浓度在lE18/cm3以上，其电阻率在0.0lohm.cm以下。所述低掺杂N型外延层2的掺杂浓度范围为1E14?1E17，所述低掺杂N型外延层2的厚度在2?30μπι之间。本实施例中，所述高掺杂N型半导体衬底I的掺杂浓度为lE20/cm3，所述低掺杂N型外延层2的掺杂浓度为lE15/cm3，低掺杂N型外延层2的厚度为10 μ m。
[0096]优选地，所述沟槽3的宽度范围为0.15?0.8 μ m，所述沟槽3的深度范围为2.5?
5.0 μ m。本实施例中，所述沟槽3的宽度为0.5 μ m，所述沟槽3的深度为5.0 μ m。
[0097]生长形成的第一薄氧化层4为二氧化硅，所述第一薄氧化层4的厚度为5?250nm，本实施例中，所述第一薄氧化层4的厚度为80nm。
[0098]沟槽3底部所述第一薄氧化层4上的绝缘介质材料5的最大厚度范围为150?IOOOnm0本实施例中，绝缘介质材料5的最大厚度为500nm。所述绝缘介质材料5为二氧化硅。
[0099]生长在开口 6侧壁上的第二薄氧化层7为二氧化硅。所述第二薄氧化层7厚度范围为50?200nm。本实施例中，所述第二薄氧化层7的厚度为lOOnm。
[0100]本实施例中，沟槽3底部的绝缘介质材料5与第一薄氧化层4的厚度之和为500+80=580nm，所述第二薄氧化层7的厚度小于沟槽3底部绝缘介质材料5与第一薄氧化层4的厚度之和。
[0101]所述高掺杂N型多晶硅8填充于开口 6中，所述高掺杂N型多晶硅8的掺杂浓度范围为1E19?lE21/cm3。本实施例中，所述高掺杂N型多晶硅8的掺杂浓度范围为1E20/
3
cm ο
[0102]所述开口 6中填充高掺杂N型多晶硅8后，形成双栅MOS结构。所述双栅MOS结构是由高掺杂N型多晶硅8、第二薄氧化层7及低掺杂N型外延层2组成的MOS结构和由高掺杂N型多晶硅8、沟槽3底部绝缘介质材料5、第一薄氧化层4及低掺杂N型外延层2组成的另一 MOS结构构成。其中，第二薄氧化层7是作为侧壁栅氧化层，沟槽3底部绝缘介质材料5和第一薄氧化层4 一起是作为底部栅氧化层。侧壁栅氧化层的厚度小于底部栅氧化层的厚度。采用两种不同厚度的栅氧化层形成沟槽型双栅MOS结构作为漏电保护环，一方面，可以提高击穿电压和降低器件电容，另一方面，有利于缩小沟槽的宽度，降低器件正向导通面积，减小正向导通电压，从而优化器件性能。
[0103]所述金属硅化物9可以是钛硅化物、铬硅化物、钨硅化物、钼硅化物或镍硅化物中的一种。本实施例中，所述金属硅化物9为钛硅化物。
[0104]所述正面电极10由多层金属膜组成，本实施例中，所述正面电极10自下而上依次由TiN、AlSiCu、T1、TiN、T1、N1、Ag多层金属膜。其中，AlSiCu也可以由Al或者AlSi替代。
[0105]所述背面电极11位于高掺杂N型半导体衬底I的背面，是由T1、N1、Ag组成的合金化合物。
[0106]另外，还可以在器件外围区域淀积二氧化硅层，正面的多层金属膜从肖特基器件区域延伸并部分覆盖该二氧化硅区域，形成高压保护环，进一步提高击穿电压。
[0107]综上所述，本发明提供一种双栅沟槽型肖特基器件结构及制造方法，包括步骤:在半导体衬底上的低掺杂N型外延层中形成至少一个沟槽；并在所述沟槽中填充满绝缘介质材料；刻蚀所述沟槽顶部的绝缘介质材料，形成一开口 ；在所述开口侧壁生长第一薄氧化层，所述第一薄氧化层的厚度小于刻蚀后沟槽底部保留的绝缘介质材料的厚度；在所述开口中填充满高掺杂的N型多晶硅，形成双栅MOS结构；制作金属硅化物；制作正面电极、背面电极。本发明采用沟槽型双栅MOS结构作为肖特基器件的漏电保护环，即采用沟槽底部的绝缘介质材料和第一薄氧化层作为一栅氧化层、侧壁的第二薄氧化层作为另一栅氧化层，不同厚度的这两种栅氧化层，既可以提高击穿电压，又有利于缩小沟槽的宽度，降低器件正向导通面积，减小正向导通电压，从而优化器件性能。
[0108]所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0109]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【权利要求】
1.一种双栅沟槽型肖特基器件结构的制造方法，其特征在于，所述制造方法至少包括步骤: 1)提供一高掺杂N型半导体衬底，于所述高掺杂N型半导体衬底上外延低掺杂N型外延层; 2)刻蚀所述低掺杂N型外延层，形成至少一个沟槽，所述沟槽未穿透低掺杂N型外延层； 3)在所述沟槽内壁生长第一薄氧化层，并在所述沟槽中填充满绝缘介质材料； 4)刻蚀所述沟槽顶部的第一薄氧化层和绝缘介质材料，形成一开口，并在形成的开口侧壁生长第二薄氧化层，所述第二薄氧化层的厚度小于刻蚀后沟槽底部保留的绝缘介质材料与第一薄氧化层的厚度之和； 5)在所述开口中填充满高掺杂的N型多晶硅，形成双栅MOS结构； 6)在所述低掺杂N型外延层表面形成肖特基金属，所述肖特基金属与低掺杂N型外延层表面反应形成金属娃化物； 7)在所述金属硅化物上形成正面电极，所述半导体衬底的背面形成背面电极，从而完成双栅沟槽型肖特基器件结构的基本制造。
2.根据权利要求1所 述的双栅沟槽型肖特基器件结构的制造方法，其特征在于:所述沟槽的宽度范围为0.15~0.8 μ m ;所述沟槽的深度范围为2.5~5.0 μ m。
3.根据权利要求1所述的双栅沟槽型肖特基器件结构的制造方法，其特征在于:所述刻蚀后沟槽底部保留的绝缘介质材料的最大厚度范围为150~lOOOnm，所述绝缘介质材料为二氧化硅。
4.根据权利要求1所述的双栅沟槽型肖特基器件结构的制造方法，其特征在于:所述第一薄氧化层和第二薄氧化层均采用热氧化方法制备，生长形成第一薄氧化层的厚度为5~250nm,所述第二薄氧化层厚度范围为50~200nm。
5.根据权利要求1所述的双栅沟槽型肖特基器件结构的制造方法，其特征在于:采用各向同性刻蚀方法刻蚀所述沟槽顶部的第一薄氧化层和绝缘介质材料。
6.根据权利要求1所述的双栅沟槽型肖特基器件结构的制造方法，其特征在于:所述双栅MOS结构是由高掺杂N型多晶硅、第二薄氧化层及低掺杂N型外延层组成的MOS结构和由高掺杂N型多晶硅、沟槽底部绝缘介质材料、第一薄氧化层及低掺杂N型外延层组成的另一 MOS结构构成。
7.根据权利要求1所述的双栅沟槽型肖特基器件结构的制造方法，其特征在于:所述肖特基金属为T1、Cr、W、Co、Pt、N1、Mo中的一种。
8.根据权利要求1所述的双栅沟槽型肖特基器件结构的制造方法，其特征在于:采用气相沉积方法在所述金属硅化物上自下而上依次形成由TiN、AlSiCu、T1、TiN、T1、N1、Ag多层金属膜组成的正面电极。
9.根据权利要求1或8所述的双栅沟槽型肖特基器件结构的制造方法，其特征在于:形成正面电极后，采用光刻掩膜的方法对正面电极进行选择性蚀刻，形成正面电极图形，并在正面淀积保护层介质，再次采用光刻掩膜的方法对保护层介质进行选择性蚀刻，形成正面引线窗口图形。
10.根据权利要求1所述的双栅沟槽型肖特基器件结构的制造方法，其特征在于:形成背面电极的步骤为:将半导体衬底的背面减薄后，在半导体衬底的背面自上而下依次淀积由T1、N1、Ag组成的多层金属膜，加热合金化后形成背面电极。
11.一种双栅沟槽型肖特基器件结构，其特征在于，所述双栅沟槽型肖特基器件结构至少包括: 高掺杂N型半导体衬底； 低掺杂N型外延层,外延于所述高掺杂N型半导体衬底表面； 沟槽，形成于所述N型外延层中； 第一薄氧化层，位于所述沟槽底部； 绝缘介质材料，位于所述第一薄氧化层表面； 开口，形成于沟槽顶部； 第二薄氧化层，结合于所述开口侧壁，所述第二薄氧化层的厚度小于刻蚀后沟槽底部保留的绝缘介质材料与第一薄氧化层的厚度之和； 高掺杂N型多晶硅，填充于所述开口中； 金属硅化物，结合于所述N型外延层表面； 正面电极，淀积于所述金属娃化物表面； 背面电极，淀积于所述高掺杂N型半导体衬底的背面。.
12.根据权利要求11所述的双栅沟槽型肖特基器件结构，其特征在于:所述沟槽的宽度范围为0.15~0.8 μ m ;所述沟槽的深度范围为2.5~5.0 μ m。
13.根据权利要求11所述的双栅沟槽型肖特基器件结构，其特征在于:所述第一薄氧化层的厚度为5~250nm，所述第二薄氧化层厚度范围为50~200nm。
14.根据权利要求11所述的双栅沟槽型肖特基器件结构，其特征在于:所述沟槽底部的绝缘介质材料的厚度范围为150~lOOOnm，所述绝缘介质材料为二氧化硅。
15.根据权利要求11所述的双栅沟槽型肖特基器件结构，其特征在于:由高掺杂N型多晶硅、第二薄氧化层及低掺杂N型外延层组成的MOS结构和由高掺杂N型多晶硅、沟槽底部绝缘介质材料、第一薄氧化层及低掺杂N型外延层组成的另一 MOS结构构成双栅MOS结构。
16.根据权利要求11所述的双栅沟槽型肖特基器件结构，其特征在于:正面电极由TiN、AlSiCu、T1、TiN、T1、N1、Ag 多层金属膜构成。
17.根据权利要求11所述的双栅沟槽型肖特基器件结构，其特征在于:背面电极是由T1、N1、Ag构成的合金化合物。
【文档编号】H01L29/872GK103474347SQ201310382398
【公开日】2013年12月25日 申请日期:2013年8月28日 优先权日:2013年8月28日
【发明者】郑晨炎, 马清杰, 陈采, 龚大卫 申请人:中航（重庆）微电子有限公司