一种沟槽型肖特基功率器件结构及其制造方法
【专利摘要】本发明提供一种沟槽型肖特基功率器件结构及其制造方法，包括：N型重掺杂的基片；结合于所述N型重掺杂基片表面的N型轻掺杂的硅外延层；形成于所述硅外延层中的至少两个沟槽，且所述沟槽表面形成有氧化层；填充于所述沟槽内的导电材料层；形成于所述硅外延层表面的金属硅化物层；以及形成于所述金属硅化物表面的正面电极层。所述正面电极为自下往上依次层叠的TiN/AlSiCu/Ti/TiN/Ti/Ni/Ag叠层、TiN/AlSi/Ti/TiN/Ti/Ni/Ag叠层及TiN/Al/Ti/TiN/Ti/Ni/Ag叠层中的一种。本发明由金属硅化物和低掺杂N型硅形成肖特基结，并采用沟槽MOS结构作为单元肖特基结构的漏电保护环，实现低漏电的肖特基功率二极管器件；对正面电极结构的改进大幅降低了器件的正向导通压降,并提高器件对浪涌冲击的耐受力和抗静电能力。
【专利说明】一种沟槽型肖特基功率器件结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制造方法，特别是涉及一种沟槽型肖特基功率器件结构及其制造方法。
【背景技术】
[0002]随着半导体技术的不断发展，功率器件作为一种新型器件，被广泛地应用于磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载。而现有MOS晶体管等器件无法满足上述需求，因此，为了满足应用的需要，各种功率器件成为关注的焦点。
[0003]肖特基二极管是贵金属(金、银、铝、钼等)为正极，以N型半导体为负极，利用二者接触面上形成的势垒具有整流特性而制成的金属-半导体器件。因为N型半导体中存在着大量的电子，贵金属中仅有极少量的自由电子，所以电子便从浓度高的N型半导体中向浓度低的贵金属中扩散。显然，贵金属中没有空穴，也就不存在空穴自金属向N型半导体的扩散运动。随着电子不断从N型半导体扩散到贵金属，N型半导体表面电子浓度逐渐降低，表面电中性被破坏，于是就形成势垒，其电场方向为N型半导体一贵金属。但在该电场作用之下，贵金属中的电子也会产生从贵金属一N型半导体的漂移运动，从而削弱了由于扩散运动而形成的电场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不同引起的电子扩散运动达到相对的平衡，便形成了肖特基势垒。肖特基二极管是一种低功耗、超高速半导体器件。最显著的特点为反向恢复时间极短(可以小到几纳秒)，正向导通压降低。其多用作高频、低压、大电流整流二极管、续流二极管、保护二极管，也有用在微波通信等电路中作整流二极管、小信号检波二极管使用。在通信电源、变频器等中比较常见。
[0004]功率肖特基器件是一种用于大电流整流的半导体两端器件，目前常用的功率肖特基器件由金属硅化物和低掺杂N型硅之间的肖特基结来制作，金属硅化物可以是钼硅化合物、钛硅化合物、镍硅化合物和铬硅化合物等。近年来，由于沟槽技术的发展，各种沟槽型结构被用于制作单元肖特基结构的漏电保护环，如常采用的沟槽型MOS结构等。沟槽型MOS结构的采用缩小了传统PN结保护环的面积，当器件所用芯片面积相同时，可以降低器件的正向导通压降。
[0005]然而，按照肖特基势垒的物理模型，特定金属或金属硅化物和特定掺杂浓度N型硅衬底间形成的势垒高度是一定的，这使得正向导通压降的改善受到限制。本发明采用了一种多层金属膜结构作为器件正面电极，可以实现对底层金属娃化物和特定掺杂浓度N型硅衬底间固有肖特基势垒高度的调节，并降低器件的串联电阻，从而在控制反向漏电的同时，进一步降低器件的正向导通压降，并提高器件对浪涌冲击的耐受力和抗静电能力。
【发明内容】
[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种沟槽型肖特基功率器件结构的制造方法，用于解决现有技术中肖特基功率器件正向导通压降难以改善的问题。[0007]为实现上述目的及其他相关目的，本发明提供一种沟槽型肖特基功率器件结构的制造方法，至少包括以下步骤:
[0008]I)提供一 N型重掺杂的基片，于所述基片表面形成N型轻掺杂的娃外延层；
[0009]2)于所述硅外延层中形成至少两个沟槽，于所述沟槽表面形成氧化层，并于所述沟槽内填充导电材料层；
[0010]3)于所述硅外延层及导电材料层表面形成金属层，并通过退火工艺于所述硅外延层表面形成金属娃化物层；
[0011]4)于所述金属娃化物表面形成正面电极层。
[0012]作为本发明的沟槽型肖特基功率器件结构的制造方法的一种优选方案，所述正面电极层为自下往上依次层叠的 TiN/AlSiCu/Ti/TiN/Ti/Ni/Ag 叠层、TiN/AlSi/Ti/TiN/Ti/Ni/Ag 叠层及 TiN/Al/Ti/TiN/Ti/Ni/Ag 叠层中的一种。
[0013]进一步地，处于下层的TiN厚度为10?50nm，处于上层的TiN厚度为10?50nm。
[0014]作为本发明的沟槽型肖特基功率器件结构的制造方法的一种优选方案，步骤2)所述沟槽的宽度为0.18?0.8 μ m,深度为2.5?5.0 μ m。
[0015]作为本发明的沟槽型肖特基功率器件结构的制造方法的一种优选方案，步骤2)所述的导电材料层为N型重掺杂的多晶硅层，且所述多晶硅层的掺杂浓度为IO19?1021/cm3。
[0016]作为本发明的沟槽型肖特基功率器件结构的制造方法的一种优选方案，步骤3)所述金属层的材料为Pt、N1、T1、Cr、W、Mo或Co。
[0017]本发明还提供一种沟槽型肖特基功率器件结构，包括:
[0018]N型重掺杂的基片；
[0019]N型轻掺杂的硅外延层，结合于所述N型重掺杂基片表面；
[0020]至少两个沟槽，形成于所述硅外延层中，所述沟槽表面形成有氧化层；
[0021]导电材料层，填充于所述沟槽内；
[0022]金属硅化物层，形成于所述硅外延层表面；
[0023]正面电极层，形成于所述金属娃化物表面。
[0024]作为本发明的沟槽型肖特基功率器件结构的一种优选方案，所述正面电极为自下往上依次层叠的 TiN/AlSiCu/Ti/TiN/Ti/Ni/Ag 叠层、TiN/AlSi/Ti/TiN/Ti/Ni/Ag 叠层及TiN/Al/Ti/TiN/Ti/Ni/Ag 叠层中的一种。
[0025]作为本发明的沟槽型肖特基功率器件结构的一种优选方案，处于下层的TiN厚度为10?50nm，处于上层的TiN厚度为10?50nm。
[0026]作为本发明的沟槽型肖特基功率器件结构的一种优选方案，所述沟槽的宽度为
0.18 ?0.8 μ m,深度为 2.5 ?5.0 μ m。
[0027]作为本发明的沟槽型肖特基功率器件结构的一种优选方案，所述导电材料层为N型重掺杂的多晶硅层，且所述多晶硅层的掺杂浓度为IO19?1021/cm3。
[0028]如上所述，本发明提供一种沟槽型肖特基功率器件结构及其制造方法，包括:N型重掺杂的基片；结合于所述N型重掺杂基片表面的N型轻掺杂的娃外延层；形成于所述娃外延层中的至少两个沟槽，且所述沟槽表面形成有氧化层；填充于所述沟槽内的导电材料层；形成于所述硅外延层表面的金属硅化物层；以及形成于所述金属硅化物表面的正面电极层。所述正面电极为自下往上依次层叠的TiN/AlSiCu/Ti/TiN/Ti/Ni/Ag叠层、TiN/AlSi/Ti/TiN/Ti/Ni/Ag叠层及TiN/Al/Ti/TiN/Ti/Ni/Ag叠层中的一种。本发明由金属硅化物和低掺杂N型硅形成肖特基结，并采用沟槽MOS结构作为单元肖特基结构的漏电保护环，实现低漏电的肖特基功率二极管器件。同时在器件正面采用多层金属膜电极结构降低器件的正向导通电压，实现正向导通和反向截止工作特性的双向优化。与常规沟槽型肖特基器件相比，本发明对正面电极结构的改进大幅降低了器件的正向导通压降，并提高器件对浪涌冲击的耐受力和抗静电能力。
【专利附图】
【附图说明】
[0029]图1显示为本发明的沟槽型肖特基功率器件结构的制造方法的步骤流程示意图。
[0030]图2-图3显示为本发明的沟槽型肖特基功率器件结构的制造方法步骤I)所呈现的结构示意图。
[0031]图4-图7显示为本发明的沟槽型肖特基功率器件结构的制造方法步骤2)所呈现的结构示意图。
[0032]图8-图9显示为 本发明的沟槽型肖特基功率器件结构的制造方法步骤3)所呈现的结构示意图。
[0033]图10显示为本发明实施例1中沟槽型肖特基功率器件结构的制造方法步骤4)所呈现的结构示意图。
[0034]图11显示为本发明实施例2中沟槽型肖特基功率器件结构的制造方法步骤4)所呈现的结构示意图。
[0035]图12显示为本发明实施例3中沟槽型肖特基功率器件结构的制造方法步骤4)所呈现的结构示意图。
[0036]元件标号说明
[0037]101基片
[0038]102硅外延层
[0039]103沟槽
[0040]104氧化层
[0041]105导电材料层
[0042]106金属层
[0043]107金属硅化物层
[0044]108TiN 层
[0045]109AlSiCu 层
[0046]110Ti 层
[0047]111TiN 层
[0048]112Ti 层
[0049]113Ni 层
[0050]114Ag 层
[0051]201AlSi 层
[0052]301Al 层
[0053]Sll-S14步骤I)-步骤4)【具体实施方式】
[0054]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0055]请参阅图1?图12。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0056]如图1?图10所示，本实施例提供一种沟槽型肖特基功率器件结构的制造方法，至少包括以下步骤:
[0057]如图1?图3所示，首先进行步骤I )S 11，提供一 N型重掺杂的基片101，于所述基片101表面形成N型轻掺杂的娃外延层102。
[0058]作为示例，所述N型重掺杂的基片101的材料为硅，其电阻率不超过0.01欧姆厘米，所述N型轻掺杂的硅外延层102的厚度为2微米至30微米之间，浓度为IO14?IO1Vcm3之间。
[0059]如图1及图4?图7所示，然后进行步骤2)S12，于所述硅外延层102中形成至少两个沟槽103，于所述沟槽103表面形成氧化层104，并于所述沟槽103内填充导电材料层105，形成MOS结构的单元肖特基结漏电保护环。
[0060]作为示例，采用光刻工艺于所述硅外延层102中形成多个沟槽103，所述沟槽103的宽度为0.18?0.8 μ m,深度为2.5?5.0 μ m。所述沟槽103的平面形状可以为阱状、连续的长条状、不连续的长条状、或者是密封的矩形环、圆形环等形状。
[0061]作为示例，采用热氧化方法于所述沟槽103表面形成氧化层104，所述氧化层104厚度为30纳米至250纳米之间。
[0062]作为示例，所述的导电材料层105为N型重掺杂的多晶硅层，且所述多晶硅层的掺杂浓度为IO19?1021/cm3。
[0063]具体地，形成所述沟槽103后，采用热氧化法于所述沟槽103表面及硅外延层102表面形成氧化层104，然后于所述氧化层104的表面沉积导电材料层105直至将所述沟槽103填满，然后采用回刻工艺或CMP抛光工艺去除所述硅外延层102表面的导电材料层105及氧化层104。
[0064]如图1及图8?图9所示，接着进行步骤3)S13，于所述硅外延层102及导电材料层105表面形成金属层106,并通过退火工艺于所述娃外延层102表面形成金属娃化物层107。
[0065]作为示例，所述金属层106的材料为Pt、N1、T1、Cr、W、Mo或Co。在本实施例中，于所述硅硅外延层102及导电材料层105表面通过溅射工艺淀积一定厚度的Pt，然后采用快速热处理方法或炉退火的方法使Pt和硅外延层102形成金属硅化物，从而形成单元肖特基结。
[0066]如图1及图10所示，最后进行步骤4) S14，于所述金属硅化物表面形成正面电极层。
[0067]作为示例，所述正面电极层为自下往上依次层叠的TiN/AlSiCu/Ti/TiN/Ti/Ni/Ag叠层，即自下往上依次为TiN层108,AlSiCu M 109,Ti层110,TiN M IlUTi层112,Ni层113、及 Ag 层 114。
[0068]进一步地，处于下层的TiN厚度为10?50nm，处于上层的TiN厚度为10?50nm。
[0069]作为示例，本实施例还包括以下步骤:
[0070]步骤5)，采用光刻工艺刻蚀所述正面电极层，形成与器件结构相对应的正面电极结构；
[0071 ] 步骤6 )，于所述正面电极结构表面形成保护层，采用光刻工艺刻蚀所述保护层，形成与所述正面电极结构相对应的引线窗口 ；
[0072]步骤7)，从背面将所述基片101减薄至30微米至600微米之间。
[0073]步骤8)于所述基片101背面淀积Ti/Ni/Ag等多层金属膜，加热合金化后形成背面电极，从而完成器件基本工艺制作步骤。
[0074]如图10所示，本实施例还提供一种沟槽型肖特基功率器件结构，包括:
[0075]N型重掺杂的基片101 ；
[0076]N型轻掺杂的娃外延层102,结合于所述N型重掺杂基片101表面；
[0077]至少两个沟槽103，形成于所述硅外延层102中，所述沟槽103表面形成有氧化层
104；
[0078]导电材料层105，填充于所述沟槽103内；
[0079]金属娃化物层107,形成于所述娃外延层102表面；
[0080]正面电极层，形成于所述金属娃化物表面。
[0081]所述N型重掺杂的基片101的材料为硅其电阻率不超过0.01欧姆厘米，所述N型轻掺杂的硅外延层102的厚度为2微米至30微米之间，浓度为IO14?IO1Vcm3之间。
[0082]作为示例,所述沟槽103的宽度为0.18?0.8 μ m,深度为2.5?5.0 μ m。所述沟槽103的平面形状可以为阱状、连续的长条状、不连续的长条状、或者是密封的矩形、圆形等形状。
[0083]作为示例，所述导电材料层105为N型重掺杂的多晶硅层，且所述多晶硅层的掺杂浓度为IO19?IO2Vcm3。
[0084]作为示例，所述金属硅化物层107的为硅化钼层、硅化镍层、硅化钛层、硅化铬层、硅化钨层、硅化钥层或硅化钴层等。
[0085]作为示例，所述正面电极层为自下往上依次层叠的TiN/AlSiCu/Ti/TiN/Ti/Ni/Ag叠层，即自下往上依次为TiN层108,AlSiCu M 109,Ti层110,TiN M IlUTi层112,Ni层113、及 Ag 层 114。
[0086]进一步地，处于下层的TiN厚度为10?50nm，处于上层的TiN厚度为10?50nm。
[0087]作为示例，所述沟槽型肖特基功率器件结构还包括结合于所述基片101背面的背面电极，在本实施例中，所述背面电极为Ti/Ni/Ag叠层或其经过合金化的合金层。
[0088]实施例2
[0089]如图1?图9及图11所示，本实施例提供一种沟槽型肖特基功率器件结构的制造方法，其基本步骤如实施例1，其中，所述正面电极为自下往上依次层叠的TiN/AlSi/Ti/TiN/Ti/Ni/Ag叠层，即所述正面电极自下往上依次为TiN层108、AlSi层201、Ti层110、TiN 层 lll、Ti 层 112、Ni 层 113、及 Ag 层 114。
[0090]如图11所示，本实施例还提供一种沟槽型肖特基功率器件结构，其基本结构如实施例1，其中，所述正面电极为自下往上依次层叠的TiN/AlSi/Ti/TiN/Ti/Ni/Ag叠层，即所述正面电极自下往上依次为TiN层108、AlSi层201、Ti层110、TiN层111、Ti层112、Ni层 113、及 Ag 层 114。
[0091]实施例3
[0092]如图1?图9及图12所示，本实施例提供一种沟槽型肖特基功率器件结构的制造方法，其基本步骤如实施例1，其中，所述正面电极为自下往上依次层叠的TiN/Al/Ti/TiN/Ti/Ni/Ag叠层，即所述正面电极自下往上依次为TiN层108、Al层301、Ti层110、TiN层
lll、Ti 层 112、Ni 层 113、及 Ag 层 114。
[0093]如图12所示，本实施例还提供一种沟槽型肖特基功率器件结构，其基本结构如实施例I，其中，所述正面电极为自下往上依次层叠的TiN/Al/Ti/TiN/Ti/Ni/Ag叠层，即所述正面电极自下往上依次为TiN层108、A1层301、Ti层110、TiN层lll、Ti层112、Ni层113、及Ag层114。
[0094]如上所述，本发明提供一种沟槽型肖特基功率器件结构及其制造方法，包括:N型重掺杂的基片101 ;结合于所述N型重掺杂基片101表面的N型轻掺杂的娃外延层102 ；形成于所述硅外延层102中的至少两个沟槽103，且所述沟槽103表面形成有氧化层104 ；填充于所述沟槽103内的导电材料层105 ;形成于所述娃外延层102表面的金属娃化物层
107;以及形成于所述金属硅化物表面的正面电极层。所述正面电极为自下往上依次层叠的TiN/AlSiCu/Ti/TiN/Ti/Ni/Ag 叠层、TiN/AlSi/Ti/TiN/Ti/Ni/Ag 叠层及 TiN/Al/Ti/TiN/Ti/Ni/Ag叠层中的一种。本发明由金属硅化物和低掺杂N型硅形成肖特基结，并采用沟槽MOS结构作为单元肖特基结构的漏电保护环，实现低漏电的肖特基功率二极管器件。同时在器件正面采用多层金属膜电极结构降低器件的正向导通电压，实现正向导通和反向截止工作特性的双向优化。与常规沟槽型肖特基器件相比，本发明对正面电极结构的改进大幅降低了器件的正向导通压降，并提高器件对浪涌冲击的耐受力和抗静电能力。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0095]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【权利要求】
1.一种沟槽型肖特基功率器件结构的制造方法，其特征在于，至少包括以下步骤: 1)提供一N型重掺杂的基片，于所述基片表面形成N型轻掺杂的娃外延层； 2)于所述硅外延层中形成至少两个沟槽，于所述沟槽表面形成氧化层，并于所述沟槽内填充导电材料层； 3)于所述硅外延层及导电材料层表面形成金属层，并通过退火工艺于所述硅外延层表面形成金属硅化物层； 4)于所述金属硅化物表面形成正面电极层。
2.根据权利要求1所述的沟槽型肖特基功率器件结构的制造方法，其特征在于:所述正面电极层为自下往上依次层叠的TiN/AlSiCu/Ti/TiN/Ti/Ni/Ag叠层、TiN/AlSi/Ti/TiN/Ti/Ni/Ag 叠层及 TiN/Al/Ti/TiN/Ti/Ni/Ag 叠层中的一种。
3.根据权利要求2所述的沟槽型肖特基功率器件结构的制造方法，其特征在于:处于下层的TiN厚度为10?50nm，处于上层的TiN厚度为10?50nm。
4.根据权利要求1所述的沟槽型肖特基功率器件结构的制造方法，其特征在于:步骤2)所述沟槽的宽度为0.18?0.8 μ m,深度为2.5?5.0 μ m。
5.根据权利要求1所述的沟槽型肖特基功率器件结构的制造方法，其特征在于:步骤2)所述的导电材料层为N型重掺杂的多晶硅层，且所述多晶硅层的掺杂浓度为IO19?IO21/3cm ο
6.根据权利要求1所述的沟槽型肖特基功率器件结构的制造方法，其特征在于:步骤3)所述金属层的材料为Pt、N1、T1、Cr、W、Mo或Co。
7.—种沟槽型肖特基功率器件结构，其特征在于:包括: N型重惨杂的基片； N型轻掺杂的娃外延层，结合于所述N型重掺杂基片表面； 至少两个沟槽，形成于所述硅外延层中，所述沟槽表面形成有氧化层； 导电材料层，填充于所述沟槽内； 金属硅化物层，形成于所述硅外延层表面；以及 正面电极层，形成于所述金属硅化物表面。
8.根据权利要求7所述的沟槽型肖特基功率器件结构，其特征在于:所述正面电极为自下往上依次层叠的 TiN/AlSiCu/Ti/TiN/Ti/Ni/Ag 叠层、TiN/AlSi/Ti/TiN/Ti/Ni/Ag 叠层及 TiN/Al/Ti/TiN/Ti/Ni/Ag 叠层中的一种。
9.根据权利要求8所述的沟槽型肖特基功率器件结构，其特征在于:处于下层的TiN厚度为10?50nm，处于上层的TiN厚度为10?50nm。
10.根据权利要求7所述的沟槽型肖特基功率器件结构，其特征在于:所述沟槽的宽度为 0.18 ?0.8 μ m,深度为 2.5 ?5.0 μ m。
11.根据权利要求7所述的沟槽型肖特基功率器件结构，其特征在于:所述导电材料层为N型重掺杂的多晶硅层，且所述多晶硅层的掺杂浓度为IO19?1021/cm3。
【文档编号】H01L21/335GK103456796SQ201310381187
【公开日】2013年12月18日 申请日期:2013年8月28日 优先权日:2013年8月28日
【发明者】郑晨炎, 陈采, 龚大卫 申请人:中航（重庆）微电子有限公司