一种穿通型沟槽肖特基器件结构及其制造方法
【专利摘要】本发明提供一种穿通型沟槽肖特基器件结构及其制造方法，所述穿通型沟槽肖特基器件结构包括：N型重掺杂的硅片；N型轻掺杂的硅外延层，结合于所述N型重掺杂硅片表面；至少两个沟槽，至少贯穿所述硅外延层；二氧化硅层，形成于所述沟槽表面；导电材料层，填充于所述沟槽内；金属硅化物层，形成于所述硅外延层表面；以及正面电极层，形成于所述金属硅化物层表面。本发明利用硅外延层厚度的优势，制作出深度完全超过所述硅外延层厚度的沟槽，在不提高栅氧化层厚度的同时，提高了反向击穿能力，同时不会增加正向导通压降，有利于器件性能的优化。本发明与传统CMOS工艺兼容，适用于工业生产。
【专利说明】一种穿通型沟槽肖特基器件结构及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制造方法，特别是涉及一种穿通型沟槽肖特基器件结构的制造方法。
【背景技术】
[0002]随着半导体技术的不断发展，功率器件作为一种新型器件，被广泛地应用于磁盘驱动、汽车电子等领域。功率器件需要能够承受较大的电压、电流以及功率负载。而现有MOS晶体管等器件无法满足上述需求，因此，为了满足应用的需要，各种功率器件成为关注的焦点。
[0003]肖特基二极管是贵金属(金、银、铝、钼等)为正极，以N型半导体为负极，利用二者接触面上形成的势垒具有整流特性而制成的金属-半导体器件。因为N型半导体中存在着大量的电子，硅金属中仅有极少量的自由电子，所以电子便从浓度高的N型半导体中向浓度低的硅金属中扩散。显然，硅金属中没有空穴，也就不存在空穴自金属向N型半导体的扩散运动。随着电子不断从N型半导体扩散到贵金属，N型半导体表面电子浓度逐渐降低，表面电中性被破坏，于是就形成势垒，其电场方向为N型半导体一贵金属。但在该电场作用之下，贵金属中的电子也会产生从贵金属一N型半导体的漂移运动，从而削弱了由于扩散运动而形成的电场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不同引起的电子扩散运动达到相对的平衡，便形成了肖特基势垒。肖特基二极管是一种低功耗、超高速半导体器件。最显著的特点为反向恢复时间极短(可以小到几纳秒)，正向导通压降低。其多用作高频、低压、大电流整流二极管、续流二极管、保护二极管，也有用在微波通信等电路中作整流二极管、小信号检波二极管使用。在通信电源、变频器等中比较常见。
[0004]功率肖特基器件是一种用于大电流整流的半导体两端器件，目前常用的功率肖特基器件由金属硅化物和低掺杂N型硅之间的肖特基结来制作，金属硅化物可以是钼硅化合物、钛硅化合物、镍硅化合物和铬硅化合物等。近年来，由于沟槽技术的发展，各种沟槽型结构被用于制作单元肖特基结构的漏电保护环，如常采用的沟槽型MOS结构等。沟槽型MOS结构的采用缩小了传统PN结保护环的面积，当器件所用芯片面积相同时，可以降低器件的正向导通压降。
[0005]常用的MOS结构在外延层上的沟槽深度都是小于外延层的厚度，在相同的外延层上，为了得到更高的反向击穿能力，只能通过增加栅氧化层的厚度；但从工艺上讲，使用厚氧化层需要增加沟槽宽度，这就降低了器件正向导通的有效面积，从而会增加正向导通电压。
【发明内容】
[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种穿通型沟槽肖特基器件结构及其制造方法，用于提供一种在提高肖特基反向击穿能力时，不增加正向导通压降的穿通型沟槽肖特基器件结构及其制造方法。[0007]为实现上述目的及其他相关目的，本发明提供一种穿通型沟槽肖特基器件结构的制造方法，至少包括以下步骤:
[0008]I)提供一 N型重掺杂的娃片，于所述基片表面形成N型轻掺杂的娃外延层；
[0009]2)形成至少贯穿所述硅外延层的至少两个沟槽；
[0010]3)于所述沟槽的表面形成二氧化硅层；
[0011]4)于所述沟槽内填充满导电层料层；
[0012]5 )于所述硅外延层表面形成肖特基金属层，并通过热处理工艺使所述肖特基金属层与所述硅外延层反应形成金属硅化物层；
[0013]6)于所述金属娃化物层表面形成正面电极层。
[0014]作为本发明的穿通型沟槽肖特基器件结构的制造方法的一种优选方案，所述正面电极层为自下往上依次层叠的 TiN/AlSiCu/Ti/TiN/Ti/Ni/Ag 叠层、TiN/AlSi/Ti/TiN/Ti/Ni/Ag 叠层及 TiN/Al/Ti/TiN/Ti/Ni/Ag 叠层中的一种。
[0015]作为本发明的穿通型沟槽肖特基器件结构的制造方法的一种优选方案，所述N型轻掺杂的硅外延层的厚度为2?20 μ m，离子掺杂浓度为IO14?1017/cm3。
[0016]作为本发明的穿通型沟槽肖特基器件结构的制造方法的一种优选方案，所述沟槽的宽度为0.18?0.8 μ m,且所述沟槽贯穿所述硅外延层并延伸至所述硅片一定深度。
[0017]作为本发明的穿通型沟槽肖特基器件结构的制造方法的一种优选方案，所述的导电材料层为N型重掺杂的多晶娃层,且所述多晶娃层的掺杂浓度为IO19?1021/cm3。
[0018]作为本发明的穿通型沟槽肖特基器件结构的制造方法的一种优选方案，所述肖特基金属层的材料为Pt、N1、T1、Cr、W、Mo或Co。
[0019]作为本发明的穿通型沟槽肖特基器件结构的制造方法的一种优选方案，还包括以下步骤:
[0020]7)采用光刻工艺对正面电极层进行蚀刻，形成正面电极图形，并在正面淀积保护层介质，再次采用光刻工艺对保护层介质进行性蚀刻，形成正面引线窗口图形；
[0021]8)对所述N型重掺杂的硅片的背面进行减薄，然后在所述N型重掺杂的基片背面形成Ti/Ni/Ag叠层,加热合金化后形成背面电极。
[0022]本发明还提供一种穿通型沟槽肖特基器件结构，包括:
[0023]N型重掺杂的硅片；
[0024]N型轻掺杂的硅外延层，结合于所述N型重掺杂硅片表面；
[0025]至少两个沟槽，至少贯穿所述硅外延层；
[0026]二氧化硅层，形成于所述沟槽表面；
[0027]导电材料层，填充于所述沟槽内；
[0028]金属硅化物层，形成于所述硅外延层表面；以及
[0029]正面电极层，形成于所述金属娃化物层表面。
[0030]作为本发明的穿通型沟槽肖特基器件结构的一种优选方案，所述正面电极层为自下往上依次层叠的 TiN/AlSiCu/Ti/TiN/Ti/Ni/Ag 叠层、TiN/AlSi/Ti/TiN/Ti/Ni/Ag 叠层及 TiN/Al/Ti/TiN/Ti/Ni/Ag 叠层中的一种。
[0031]作为本发明的穿通型沟槽肖特基器件结构的一种优选方案，所述N型轻掺杂的硅外延层的厚度为2?20 μ m，离子掺杂浓度为IO14?1017/cm3。[0032]作为本发明的穿通型沟槽肖特基器件结构的一种优选方案，所述沟槽的宽度为
0.18?0.8 μ m,且所述沟槽贯穿所述娃外延层并延伸至所述娃片一定深度。
[0033]作为本发明的穿通型沟槽肖特基器件结构的一种优选方案，所述的导电材料层为N型重掺杂的多晶硅层，且所述多晶硅层的掺杂浓度为IO19?1021/cm3。
[0034]如上所述，本发明提供一种穿通型沟槽肖特基器件结构及其制造方法，包括:N型重掺杂的娃片；N型轻掺杂的娃外延层，结合于所述N型重掺杂娃片表面；至少两个沟槽，至少贯穿所述硅外延层；二氧化硅层，形成于所述沟槽表面；导电材料层，填充于所述沟槽内；金属硅化物层，形成于所述硅外延层表面；以及正面电极层，形成于所述金属硅化物层表面。本发明利用硅外延层厚度的优势，制作出深度完全超过所述硅外延层厚度的沟槽，在不提高栅氧化层厚度的同时，提高了反向击穿能力，同时不会增加正向导通压降，有利于器件性能的优化。本发明与传统CMOS工艺兼容，适用于工业生产。
【专利附图】
【附图说明】
[0035]图1显示为本发明的穿通型沟槽肖特基器件结构的制造方法的步骤流程示意图。
[0036]图2?图3显示为本发明的穿通型沟槽肖特基器件结构的制造方法步骤I)所呈现的结构示意图。
[0037]图4显示为本发明的穿通型沟槽肖特基器件结构的制造方法步骤2)所呈现的结构示意图。
[0038]图5显示为本发明的穿通型沟槽肖特基器件结构的制造方法步骤3)所呈现的结构示意图。
[0039]图6?图7显示为本发明的穿通型沟槽肖特基器件结构的制造方法步骤4)所呈现的结构示意图。
[0040]图8?图9显示为本发明的穿通型沟槽肖特基器件结构的制造方法步骤5)所呈现的结构示意图。
[0041]图10显示为本发明的穿通型沟槽肖特基器件结构的制造方法步骤6)所呈现的结构示意图。
[0042]元件标号说明
[0043]101硅片
102硅外延层
103沟槽
104二氧化硅层
105导电材料层
106肖特基金属层
107金属硅化物层
108TiN S
109AlSiCu IM
I IO Ti if；
111TiN U
112Ti 层
113M 层
114Ag 层
S11-S18 步骤I)~步骤8)
【具体实施方式】
[0044]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
[0045]请参阅图1~图10。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0046]如图1~图10所示，本实施例提供一种穿通型沟槽肖特基器件结构的制造方法，至少包括以下步骤:
[0047]如图1~图3所示，首先进行步骤I)S11，提供一 N型重掺杂的硅片101，于所述基片表面形成N型轻掺杂的娃外延层102。
[0048]作为示例，所述N型重掺杂的硅片101的电阻率不超过0.01欧姆厘米，所述N型轻掺杂的硅外延层102的厚度为2 μ m至20 μ m之间，离子掺杂浓度为IO14~IO1Vcm3之间，在本实施例中，所述N型重掺杂的硅片101的电阻率为0.005欧姆厘米，所述N型轻掺杂的硅外延层102的厚度为20 μ m，离子掺杂浓度为1015/cm3。
[0049]如图1及图4所示，然后进行步骤2)S12，形成至少贯穿所述硅外延层102的至少两个沟槽103。[0050]作为示例，采用干法刻蚀工艺刻蚀所述硅外延层102及所述硅片101，形成贯穿所述硅外延层102并延伸至所述硅片101 —定深度的沟槽103，该深度可以为2?20 μ m之间，在本实施例中，所述沟槽103延伸至所述硅片101的深度为10 μ m，当然，该深度也能超出此范围，可根据器件性能而确定。所述沟槽103的所述沟槽103的宽度为0.18?0.8 μ m，在本实施例中，所述沟槽103的宽度为0.5μπι。
[0051]所述沟槽103的平面形状可以为阱状、连续的长条状、不连续的长条状、或者是密封的矩形、圆形等形状。所述沟槽103的截面形状可以为矩形、梯形、或底部呈圆弧状的多边形等。
[0052]如图1及图5所示，接着进行步骤3)S13，于所述沟槽103的表面形成二氧化硅层104。
[0053]作为示例，通过热氧化方法于所述沟槽103表面及所述硅外延层102表面形成二氧化硅层104，所述二氧化硅层104的厚度为5纳米至250纳米之间。
[0054]如图1及图6?图7所示，然后进行步骤4)S14，于所述沟槽103内填充满导电层料层。
[0055]作为示例，于所述沟槽103内的二氧化硅层104表面及所述硅外延层102的二氧化硅层104表面沉积N型重掺杂的多晶硅层直至将所述沟槽103填满，所述多晶硅层的掺杂浓度为IO19?1021/cm3，然后采用回刻工艺将所述硅外延层102表面的多晶硅层及二氧化硅层104去除，露出所述硅外延层102，并对所述硅外延层102表面进行清洗。
[0056]如图1及图8?图9所示，接着进行步骤5)S15，于所述硅外延层102表面形成肖特基金属层106，并通过热处理工艺使所述肖特基金属层106与所述硅外延层102反应形成金属娃化物层107。
[0057]作为示例，采用溅射工艺于所述硅外延层102表面形成肖特基金属层106，然后采用快速热处理或炉退火的方式使所述肖特基金属层106与所述硅外延层102反应形成金属硅化物层107，形成肖特基结。
[0058]作为示例，所述肖特基金属层106的材料为Pt、N1、T1、Cr、W、Mo或Co，在本实施例中，所述肖特基金属层106的材料为Pt。
[0059]如图1及图10所示，然后进行步骤6) S16，于所述金属硅化物层107表面形成正面电极层。
[0060]作为示例，所述正面电极层为自下往上依次层叠的TiN/AlSiCu/Ti/TiN/Ti/Ni/Ag叠层，即自下往上依次为TiN层108,AlSiCu M 109,Ti层110,TiN M IlUTi层112,Ni层113、及 Ag 层 114。
[0061]当然，在其它的实施例中，所述正面电极为自下往上依次层叠的TiN/AlSi/Ti/TiN/Ti/Ni/Ag叠层，即所述正面电极自下往上依次为TiN层、AlSi层、Ti层、TiN层、Ti层、Ni层、及Ag层；也可以是自下往上依次层叠的TiN/Al/Ti/TiN/Ti/Ni/Ag叠层，即所述正面电极自下彳主上依次为TiN层、Al层、Ti层、TiN层、Ti层、Ni层、及Ag层。
[0062]如图1所示，然后进行步骤7) S17，采用光刻工艺对正面电极层进行蚀刻，形成正面电极图形，并在正面淀积保护层介质，再次采用光刻工艺对保护层介质进行性蚀刻，形成正面引线窗口图形。
[0063]如图1所示，最后进行步骤8)S18，对所述N型重掺杂的硅片101的背面进行减薄，然后在所述N型重掺杂的基片背面形成Ti/Ni/Ag叠层，加热合金化后形成背面电极。
[0064]如图10所示，本实施例还提供一种穿通型沟槽肖特基器件结构，包括:
[0065]N型重掺杂的硅片101;
[0066]N型轻掺杂的娃外延层102,结合于所述N型重掺杂娃片101表面；
[0067]至少两个沟槽103，至少贯穿所述硅外延层102 ；
[0068]二氧化硅层104，形成于所述沟槽103表面；
[0069]导电材料层105，填充于所述沟槽103内；
[0070]金属娃化物层107,形成于所述娃外延层102表面；以及
[0071]正面电极层，形成于所述金属娃化物层107表面。
[0072]作为示例，所述N型重掺杂的硅片101的电阻率不超过0.01欧姆厘米，所述N型轻掺杂的硅外延层102的厚度为2 μ m至20 μ m之间，离子掺杂浓度为IO14?IO1Vcm3之间，在本实施例中，所述N型重掺杂的硅片101的电阻率为0.005欧姆厘米，所述N型轻掺杂的硅外延层102的厚度为20 μ m，离子掺杂浓度为1015/cm3。
[0073]作为示例，所述沟槽103贯穿所述硅外延层102并延伸至所述硅片101 —定深度，该深度可以为2?20μ m之间，在本实施例中，所述沟槽103延伸至所述硅片101的深度为IOym,当然，该深度也能超出此范围，可根据器件性能而确定。所述沟槽103的所述沟槽103的宽度为0.18?0.8 μ m,在本实施例中，所述沟槽103的宽度为0.5 μ m。
[0074]所述沟槽103的平面形状可以为阱状、连续的长条状、不连续的长条状、或者是密封的矩形、圆形等形状。所述沟槽103的截面形状可以为矩形、梯形、或底部呈圆弧状的多边形等。
[0075]作为示例，所述二氧化硅层104的厚度为5纳米至250纳米之间。
[0076]作为示例，所述的导电材料层105为N型重掺杂的多晶硅层，且所述多晶硅层的掺杂浓度为IO19?1021/cm3。
[0077]作为示例，形成所述金属硅化物的金属材料为Pt、N1、T1、Cr、W、Mo或Co。
[0078]作为示例，所述正面电极层为自下往上依次层叠的TiN/AlSiCu/Ti/TiN/Ti/Ni/Ag叠层，即自下往上依次为TiN层108,AlSiCu M 109,Ti层110,TiN M IlUTi层112,Ni层113、及 Ag 层 114。
[0079]当然，在其它的实施例中，所述正面电极为自下往上依次层叠的TiN/AlSi/Ti/TiN/Ti/Ni/Ag叠层，即所述正面电极自下往上依次为TiN层、AlSi层、Ti层、TiN层、Ti层、Ni层、及Ag层；也可以是自下往上依次层叠的TiN/Al/Ti/TiN/Ti/Ni/Ag叠层，即所述正面电极自下彳主上依次为TiN层、Al层、Ti层、TiN层、Ti层、Ni层、及Ag层。
[0080]当然，所述穿通型沟槽肖特基器件结构还包括结合于所述硅片101背面的背面电极，在本实施例中，所述背面电极由T1、N1、Ag组成的合金化合物。
[0081]另外，可以在器件外围区域淀积二氧化硅隔离层，所述正面电极结构从肖特基器件区域延伸并部分覆盖该二氧化硅隔离层区域，形成高压保护环，进一步提高击穿电压。
[0082]如上所述，本发明提供一种穿通型沟槽肖特基器件结构及其制造方法，包括:N型重掺杂的娃片101 ;N型轻掺杂的娃外延层102,结合于所述N型重掺杂娃片101表面；至少两个沟槽103，至少贯穿所述硅外延层102 ;二氧化硅层104，形成于所述沟槽103表面；导电材料层105,填充于所述沟槽103内；金属娃化物层107,形成于所述娃外延层102表面；以及正面电极层，形成于所述金属硅化物层107表面。本发明利用硅外延层102厚度的优势，制作出深度完全超过所述硅外延层102厚度的沟槽103，在不提高栅氧化层厚度的同时，提高了反向击穿能力，同时不会增加正向导通压降，有利于器件性能的优化。本发明与传统CMOS工艺兼容，适用于工业生产。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
[0083]上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属【技术领域】中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【权利要求】
1.一种穿通型沟槽肖特基器件结构的制造方法，其特征在于，至少包括以下步骤: 1)提供一N型重掺杂的娃片，于所述基片表面形成N型轻掺杂的娃外延层； 2)形成至少贯穿所述硅外延层的至少两个沟槽； 3)于所述沟槽的表面形成二氧化硅层； 4)于所述沟槽内填充满导电层料层； 5)于所述硅外延层表面形成肖特基金属层，并通过热处理工艺使所述肖特基金属层与所述硅外延层反应形成金属硅化物层； 6)于所述金属硅化物层表面形成正面电极层。
2.根据权利要求1所述的穿通型沟槽肖特基器件结构的制造方法，其特征在于:所述正面电极层为自下往上依次层叠的TiN/AlSiCu/Ti/TiN/Ti/Ni/Ag叠层、TiN/AlSi/Ti/TiN/Ti/Ni/Ag 叠层及 TiN/Al/Ti/TiN/Ti/Ni/Ag 叠层中的一种。
3.根据权利要求1所述的穿通型沟槽肖特基器件结构的制造方法，其特征在于:所述N型轻掺杂的硅外延层的厚度为2~20 μ m，离子掺杂浓度为IO14~1017/cm3。
4.根据权利要求1所述的穿通型沟槽肖特基器件结构的制造方法，其特征在于:所述沟槽的 宽度为0.18~0.8 μ m,且所述沟槽贯穿所述硅外延层并延伸至所述硅片一定深度。
5.根据权利要求1所述的穿通型沟槽肖特基器件结构的制造方法，其特征在于:所述的导电材料层为N型重掺杂的多晶娃层,且所述多晶娃层的掺杂浓度为IO19~1021/cm3。
6.根据权利要求1所述的穿通型沟槽肖特基器件结构的制造方法，其特征在于:所述肖特基金属层的材料为Pt、N1、T1、Cr、W、Mo或Co。
7.根据权利要求1所述的穿通型沟槽肖特基器件结构的制造方法，其特征在于:还包括以下步骤: 7)采用光刻工艺对正面电极层进行蚀刻，形成正面电极图形，并在正面淀积保护层介质，再次采用光刻工艺对保护层介质进行性蚀刻，形成正面引线窗口图形； 8)对所述N型重掺杂的硅片的背面进行减薄，然后在所述N型重掺杂的基片背面形成Ti/Ni/Ag叠层,加热合金化后形成背面电极。
8.一种穿通型沟槽肖特基器件结构，其特征在于:包括: N型重掺杂的硅片； N型轻掺杂的娃外延层，结合于所述N型重掺杂娃片表面； 至少两个沟槽，至少贯穿所述硅外延层； 二氧化硅层，形成于所述沟槽表面； 导电材料层，填充于所述沟槽内； 金属硅化物层，形成于所述硅外延层表面；以及 正面电极层，形成于所述金属硅化物层表面。
9.根据权利要求8所述的穿通型沟槽肖特基器件结构，其特征在于:所述正面电极层为自下往上依次层叠的 TiN/AlSiCu/Ti/TiN/Ti/Ni/Ag 叠层、TiN/AlSi/Ti/TiN/Ti/Ni/Ag叠层及TiN/Al/Ti/TiN/Ti/Ni/Ag叠层中的一种。
10.根据权利要求8所述的穿通型沟槽肖特基器件结构，所述N型轻掺杂的硅外延层的厚度为2~20 μ m，离子掺杂浓度为IO14~IO1Vcm3。
11.根据权利要求8所述的穿通型沟槽肖特基器件结构，其特征在于:所述沟槽的宽度为0.18~0.8 μ m，且所述沟槽贯穿所述硅外延层并延伸至所述硅片一定深度。
12.根据权利要求8所述的穿通型沟槽肖特基器件结构，其特征在于:所述的导电材料层为N型重掺杂的多晶硅层，且所述多晶硅层的掺杂浓度为1019~1021/cm3。
【文档编号】H01L29/872GK103474348SQ201310382400
【公开日】2013年12月25日 申请日期:2013年8月28日 优先权日:2013年8月28日
【发明者】郑晨炎, 王东 申请人:中航（重庆）微电子有限公司