一种外延沟道超结VDMOS器件的制作方法

本实用新型涉及半导体技术领域，尤其是一种外延沟道超结VDMOS器件。

背景技术：

VDMOS(垂直双扩散场效应晶体管)的漏源两级分别在器件的两侧，使电流在器件内部垂直流通，增加了电流密度，改善了额定电流，单位面积的导通电阻也较小，是一种用途非常广泛的功率器件。以N型沟道VDMOS为例，目前通常使用N型衬底单层N型外延的硅晶片制作得到，制作方法流程图请参考图1，制作得到的N型沟道VDMOS的结构示意图请参考图2，图2未示出介质层、金属层和钝化层等。

对于VDMOS来说，有两个极为重要的参数，一个是导通电阻，另一个是击穿电压，通常希望导通电阻越小越好、击穿电压越高越好。VDMOS为了承受高电压，需要采用很厚的低掺杂外延层，也即图2中的N型外延层，为了提高VDMOS的击穿电压，可以增加外延层的厚度或者减小外延层的掺杂浓度，但这样做会增大VDMOS的导通电阻，不利于降低器件导通时的功率损耗，由此可见，以现有的制作方法制作得到的VDMOS很难同时优化这两个参数。

技术实现要素：

本发明人针对上述问题及技术需求，提出了一种外延沟道超结VDMOS器件，该VDMOS器件具有较低的导通电阻和较高的击穿电压，实现了对导通电阻和击穿电压的同时优化。

本实用新型的技术方案如下：

一种外延沟道超结VDMOS器件，该器件包括：

衬底；

第一外延层，设置在衬底上，第一外延层掺杂有第一导电类型离子；

第一沟槽，设置在第一外延层的上部的中间，第一沟槽中设置有第二外延层，第二外延层掺杂有第一导电类型离子，且第二外延层的掺杂浓度大于第一外延层；

两个第二沟槽，设置在第一外延层的上部、第一沟槽的两侧，第二沟槽的宽度小于第一沟槽，第二沟槽中设置有第三外延层，第三外延层掺杂有第二导电类型离子，第三外延层的上部设置有重掺杂区，重掺杂区中掺杂有第二导电类型离子，重掺杂区的掺杂浓度大于第三外延层；

第四外延层，设置在第一外延层上，第四外延层掺杂有第二导电类型离子；

第三沟槽，设置在第四外延层的中间且对应第一沟槽，第三沟槽贯穿第四外延层并与第一沟槽连通，第三沟槽的宽度大于第一沟槽，第三沟槽中生长有第五外延层，第五外延层掺杂有第一导电类型离子，第五外延层的掺杂浓度大于第二外延层；

两个源区，设置在第四外延层的上部、第三沟槽的两侧，源区中注入有第一导电类型离子；

栅氧化层，设置在第四外延层上、两个源区之间；

多晶硅层，设置在栅氧化层上；

介质层，设置在第四外延层上且覆盖多晶硅层，介质层上开设有接触孔；

金属层，覆盖器件的外表面。

其进一步的技术方案为，第一导电类型离子为N型离子、第二导电类型离子为P型离子；

或者，第一导电类型离子为P型离子、第二导电类型离子为N型离子。

本实用新型的有益技术效果是：

本申请公开了一种外延沟道超结VDMOS器件，该外延沟道超结VDMOS器件采用深沟槽填充方式形成有P/N超结结构，选择性注入形成重掺杂区，再进行第四外延层的外延，重掺杂区保证了器件的击穿电压，沟道位于第四外延层内，避免了常规做法中使用注入形成P型体区，导致沟道漏电和迁移率低的问题。二次外延后再刻蚀第三沟槽填充第五外延层，降低JFET区电阻，进一步提升器件的导通性能，使得制作得到的外延沟道超结VDMOS器件的导通电阻更低、同时器件的击穿电压更高。

附图说明

图1是常规的制备VDMOS器件的流程图。

图2是采用常规制备方法制备得到的VDMOS器件的结构示意图。

图3是本申请公开的外延沟道超结VDMOS器件的结构示意图。

图4是制备本申请公开的外延沟道超结VDMOS器件的流程图。

图5是本申请公开的外延沟道超结VDMOS器件的制备工艺图。

图6是本申请公开的外延沟道超结VDMOS器件的制备工艺图。

图7是本申请公开的外延沟道超结VDMOS器件的制备工艺图。

图8是本申请公开的外延沟道超结VDMOS器件的制备工艺图。

图9是本申请公开的外延沟道超结VDMOS器件的制备工艺图。

图10是本申请公开的外延沟道超结VDMOS器件的制备工艺图。

图11是本申请公开的外延沟道超结VDMOS器件的制备工艺图。

图12是本申请公开的外延沟道超结VDMOS器件的制备工艺图。

图13是本申请公开的外延沟道超结VDMOS器件的制备工艺图。

具体实施方式

下面结合附图对本实用新型的具体实施方式做进一步说明。

本申请公开了一种外延沟道超结VDMOS器件，请参考图3，该外延沟道超结VDMOS器件包括：

衬底10。

第一外延层20，设置在衬底10上，第一外延层20掺杂有第一导电类型离子，第一导电类型离子为N型离子或P型离子，使得第一外延层20形成为N型外延层或P型外延层。

第一沟槽，设置在第一外延层20的上部的中间，第一沟槽中设置有第二外延层21，第二外延层21与第一外延层20的掺杂类型相同且掺杂浓度大于第一外延层20，也即第二外延层21也掺杂有第一导电类型离子。

两个第二沟槽，设置在第一外延层20的上部、第一沟槽的两侧，第二沟槽的宽度小于第一沟槽，第二沟槽中设置有第三外延层22，第三外延层22与第一外延层20的掺杂类型不同，也即第三外延层22与掺杂有第二导电类型离子，第一导电类型离子为N型离子时，第二导电类型离子为P型离子；第一导电类型离子为P型离子时，第二导电类型离子为N型离子。第三外延层22的上部还设置有重掺杂区23，重掺杂区23中掺杂有第二导电类型离子，重掺杂区23的掺杂浓度大于第三外延层22。

第四外延层30，设置在第一外延层20上，第四外延层30与第三外延层22的掺杂类型相同，也掺杂有第二导电类型离子。

第三沟槽，设置在第四外延层30的中间且对应第一沟槽，第三沟槽贯穿第四外延层30并与第一沟槽连通，第三沟槽的宽度大于第一沟槽，第三沟槽中生长有第五外延层40，第五外延层40与第一外延层20和第二外延层21的掺杂类型相同，也掺杂有第一导电类型离子，且第五外延层40的掺杂浓度大于第二外延层21。

两个源区50，设置在第四外延层30的上部、第三沟槽的两侧，源区50中注入有第一导电类型离子。

栅氧化层60，设置在第四外延层30上、两个源区50之间。

多晶硅层70，设置在栅氧化层60上。

介质层80，设置在第四外延层30上且覆盖多晶硅层70，介质层80上开设有接触孔。

金属层90，包括正面金属层和背面金属层，正面金属层设置在介质层80上且填满接触孔，背面金属层设置在衬底下，从而覆盖器件的外表面。

以第一导电类型离子为N型离子、第二导电类型离子为P型离子为例，该外延沟道超结VDMOS器件的制作过程如下，请参考图4示出的流程图，包括如下步骤：

步骤S01，提供N+衬底10，在N+衬底10上生长第一外延层20，第一外延层20为N型外延，使用光刻胶作为掩膜，刻蚀形成第一沟槽和两个第二沟槽，第一沟槽的宽度T1大于第二沟槽的宽度T2，第一沟槽和第二沟槽的刻蚀深度通常相同，如图5所示。

步骤S02，在第一沟槽内填充第二外延层21，在第二沟槽内填充第三外延层22，第二外延层21是掺杂浓度大于第一外延层20的N型外延，第三外延层22是P型外延，如图6所示。

步骤S03，使用光刻胶作为掩膜，进行P型注入，在第三外延层22的上部形成重掺杂区23，也即形成P+区域，重掺杂区23的离子浓度大于第三外延层22，如图7所示，黑色部分表示光刻胶。

步骤S04，去除光刻胶，进行P型外延形成第一外延层20上的第四外延层30，如图8所示。

步骤S05，进行一次温度900～1000℃，40～60秒的快速退火。

步骤S06，使用光刻胶作为掩膜，进行干法刻蚀形成贯穿第四外延层30的第三沟槽，第三沟槽与第一沟槽连通，且第三沟槽的宽度T3大于第一沟槽的宽度T1，如图9所示。

步骤S07，在第三沟槽内填充有第五外延层40，第五外延层40是掺杂浓度大于第二外延层21的N型外延，如图10所示。

步骤S08，在第四外延层30上依次制备栅氧化层60和多晶硅层70，如图11所示。

步骤S09，使用光刻胶作为掩膜，进行干法刻蚀去除两侧的栅氧化层60和多晶硅层70，保留中间位置的栅氧化层60和多晶硅层70，如图12所示，黑色部分表示光刻胶。

步骤S10，使用光刻胶作为掩膜，进行N型注入，在栅氧化层60和多晶硅层70的两侧分别形成源区50，也即在第四外延层30的上部形成N+区域，如图13所示，黑色部分表示光刻胶。

步骤S11，制备介质层80，形成接触孔，制备金属层90，最终制备得到如图3所示的外延沟道超结VDMOS器件。

以上所述的仅是本申请的优选实施方式，本实用新型不限于以上实施例。可以理解，本领域技术人员在不脱离本实用新型的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本实用新型的保护范围之内。