快闪存储器及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种快闪存储器及其形成方法。

背景技术：

快闪存储器是集成电路产品中一种重要的器件。快闪存储器的主要特点是在不加电压的情况下能长期保持存储的信息。快闪存储器具有集成度高、较快的存取速度和易于擦除等优点，因而得到广泛的应用。

快闪存储器分为两种类型：叠栅(stackgate)快闪存储器和分栅(splitgate)快闪存储器。叠栅快闪存储器具有浮栅和位于浮栅的上方的控制栅。叠栅快闪存储器存在过擦除的问题。与叠栅快闪存储器不同的是，分栅快闪存储器在浮栅的一侧形成作为擦除栅极的字线。分栅快闪存储器能有效的避免过擦除效应。

提高擦写操作时的耦合效率可提升快闪存储器擦写性能，降低其擦写电压，从而降低外围擦写电路的器件性能要求。

技术实现要素：

本发明解决的技术问题是提供一种快闪存储器及其形成方法，以提高快闪存储器擦写操作时的耦合效率。

为解决上述技术问题，本发明提供一种快闪存储器，包括：半导体衬底，所述半导体衬底包括擦除区、浮栅区和字线位线区，所述浮栅区位于擦除区两侧，且浮栅区与擦除区邻接，所述字线位线区位于擦除区和浮栅区两侧，且字线位线区与浮栅区邻接；位于所述半导体衬底擦除区上的擦除栅极结构；位于半导体衬底浮栅区上的浮栅极结构；位于浮栅极结构上的平行排布的侧墙和第一字线结构，所述浮栅极结构和侧墙覆盖擦除栅极结构侧壁，所述侧墙位于擦除栅极结构和第一字线结构之间；位于半导体衬底字线位线区上的第二字线结构，所述第二字线结构覆盖第一字线结构和浮栅极结构侧壁，且第二字线结构与第一字线结构电连接，所述第二字线结构包括覆盖浮栅极结构侧壁和半导体衬底字线位线区表面的第二字线氧化层。

可选的，所述侧墙的厚度为200埃～400埃。

可选的，所述浮栅极结构的顶部表面呈凹陷状；所述浮栅极结构的部分顶部表面和侧壁表面构成尖端，所述浮栅极结构具有尖端的侧壁朝向擦除栅极结构。

可选的，所述擦除栅极结构还覆盖部分浮栅极结构顶部表面。

可选的，所述第一字线结构包括：第一字线氧化层和位于第一字线氧化层表面的第一字线层，所述第一字线氧化层覆盖部分浮栅极结构表面；所述第二字线结构还包括：位于第二字线氧化层表面的第二字线层；所述第一字线层和第二字线层相连接。

相应的，本发明还提供一种上述任意一种快闪存储器的形成方法，包括：提供半导体衬底，包括擦除区、浮栅区和字线位线区，所述浮栅区位于擦除区两侧，且浮栅区与擦除区邻接，所述字线位线区位于擦除区和浮栅区两侧，且字线位线区与浮栅区邻接；形成位于所述半导体衬底擦除区上的擦除栅极结构、分别位于半导体衬底浮栅区上的浮栅极结构、位于浮栅极结构上的侧墙、以及位于浮栅极结构上的第一字线结构，所述浮栅极结构和侧墙覆盖擦除栅极结构侧壁，所述侧墙与第一字线结构平行排布，所述侧墙位于擦除栅极结构和第一字线结构之间；形成位于半导体衬底字线位线区上的第二字线结构，所述第二字线结构覆盖第一字线结构和浮栅极结构侧壁，且与第一字线结构电连接；所述第二字线结构包括覆盖浮栅极结构侧壁和半导体衬底字线位线区表面的第二字线氧化层。

可选的，形成所述擦除栅极结构、浮栅极结构、侧墙和第一字线结构的方法包括：在半导体衬底上形成浮栅极结构膜；在浮栅极结构膜和半导体衬底上形成若干分立的介质层，相邻的介质层之间具有第一开口，第一开口暴露出浮栅区和字线位线区的浮栅极结构膜上；在第一开口的侧壁表面形成侧墙，所述侧墙位于浮栅区半导体衬底上；形成侧墙后，在第一开口内形成第一字线结构，所述第一字线结构位于浮栅区的浮栅极结构膜上，且所述第一字线结构覆盖侧墙侧壁；形成第一字线结构后，去除第一开口底部暴露出的字线位线区上的浮栅极结构膜，直至暴露出半导体衬底，形成第二开口；形成第二开口后，去除擦除区上的介质层和擦除区上的浮栅极结构膜，形成浮栅极结构和第三开口，所述第三开口在介质层中，且所述第三开口还延伸至浮栅极结构膜中，第三开口底部暴露出擦除区半导体衬底；在第三开口中形成擦除栅极结构。

可选的，还包括：在形成所述擦除栅极结构之前，对所述第三开口底部的半导体衬底进行离子掺杂，形成源区。

可选的，还包括：在第一开口中形成侧墙之前，刻蚀第一开口底部的浮栅极结构膜，使第一开口暴露出的浮栅极结构膜的表面呈凹陷状；形成所述浮栅极结构后，所述浮栅极结构的部分顶部表面和侧壁表面构成尖端，所述浮栅极结构具有尖端的侧壁朝向擦除栅极结构。

可选的，所述第一字线结构的形成方法包括：在第一开口内和介质层上形成初始第一字线结构膜，所述初始第一字线结构膜覆盖侧墙顶部和侧壁；回刻蚀所述初始第一字线结构膜，直至暴露出介质层表面和第一开口底部字线位线区的浮栅结构膜表面，在侧墙侧壁形成第一字线结构，所述第一字线结构位于浮栅区的浮栅极结构膜上。

可选的，所述第二字线结构的形成方法包括：在第二开口内形成初始第二字线结构，所述初始第二字线结构覆盖第一字线结构侧壁；去除部分初始第二字线结构，暴露出半导体衬底表面，形成第二字线结构。

可选的，所述初始第二字线结构的形成方法包括：形成第二开口后，形成第三开口前，在所述第二开口内和介质层上形成初始第二字线氧化膜；在所述初始第二字线氧化膜表面形成初始第二字线膜；平坦化所述初始第二字线膜和初始第二字线氧化膜，直至暴露出介质层表面；平坦化所述初始第二字线膜和初始第二字线氧化膜后，回刻蚀所述初始第二字线膜和初始第二字线氧化膜，形成初始第二字线氧化层和第一层，所述第一层顶部表面低于第一字线结构顶部表面；在所述第一层上和介质层上形成初始第三字线膜；平坦化所述初始第三字线膜，直至暴露出介质层表面，在第一层上形成第二层，所述第二层覆盖初始第二字线氧化层顶部和部分第一字线结构侧壁，所述第一层和第二层构成初始第二字线层，所述初始第二字线氧化层和初始第二字线层构成初始第二字线结构。

与现有技术相比，本发明实施例的技术方案具有以下有益效果：

本发明技术方案提供的快闪存储器中，第一字线结构和第二字线结构共同构成快闪存储器的字线结构，两个字线结构物理上相连。其中第一字线结构位于浮栅极结构上方，从而增加字线结构与浮栅极结构的耦合面积，提高耦合效率。在进行擦除操作时，在擦除栅极结构上加高压，字线结构和半导体衬底均接地，基于电压耦合的机理，使浮栅极结构上产生耦合电位。由于字线结构与浮栅结构之间的重叠面积增加，使得字线结构与浮栅极结构之间的电位差减小，擦除栅极结构与浮栅极结构之间的电位差增大，使电子隧穿效率增加，而无需提高擦除操作的偏压。另外，由于字线结构在擦除操作过程中不需要承受高压，因此第二字线结构与半导体衬底之间的第二字线氧化层厚底可大幅降低，进而降低写操作时的字线读取电压。写操作时，同理由于字线结构与浮栅极结构之间的耦合电容增加，字线结构耦合到浮栅极结构电势也会增加，从而提高写操作效率。综上，提高了快闪存储器的性能。

进一步，所述浮栅极结构的顶部表面呈凹陷状；所述浮栅极结构的顶部边缘朝向擦除栅极结构的一侧具有尖端，所述擦除栅极结构还覆盖部分浮栅极结构顶部表面。在进行擦除操作时，能够利用浮栅极结构的尖端进行尖端放电，提高擦除效率，从而提高快闪存储器的性能。

附图说明

图1是一种快闪存储器的结构示意图；

图2至图19是本发明一实施例中快闪存储器形成过程的结构示意图。

具体实施方式

正如背景技术所述，现有技术的快闪存储器的性能较差。

一种快闪存储器，请参考图1，包括：半导体衬底100，所述半导体衬底100包括擦除区和浮栅区，所述浮栅区与擦除区邻接且位于擦除区两侧；位于半导体衬底100的擦除区上的擦除栅极结构150；分别位于半导体衬底的浮栅区上的浮栅极结构120；位于浮栅极结构120上的第一侧墙130；覆盖第一侧墙130和浮栅极结构侧壁的字线结构140，所述浮栅极结构120位于擦除栅极结构150和字线结构140之间；覆盖字线结构140侧壁的第二侧墙160；位于半导体衬底100擦除区内的源区110；位于半导体衬底100内的漏区170，所述漏区170位于相邻快闪存储器的字线结构140之间。

上述快闪存储器的结构中，字线结构140兼有擦除和读取的功能，擦除操作时，擦除电压较高，因此所述字线结构140的字线氧化层的厚度需要保持一定的厚度。然而字线结构140的字线氧化层较厚，在采用字线结构140进行读操作的时候，为了保证足够的读取电流，字线结构140上的读取电压也要相对较高，从而导致读取操作时的功耗较大，导致快闪存储器性能较差。

本发明中，第一字线结构和第二字线结构共同构成快闪存储器的字线结构，第一字线结构与浮栅极结构的耦合面积较大，则字线结构与浮栅极结构的耦合率较高，则无需提高擦除操作的偏压，相应写操作时的字线读取电压较低。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图2至图19是本发明一实施例中快闪存储器形成过程的结构示意图。

请参考图2，提供半导体衬底200，所述半导体衬底200包括擦除区a、浮栅区b和字线位线区c，所述浮栅区b位于擦除区a两侧，且浮栅区b与擦除区a邻接，所述字线位线区c位于擦除区a和浮栅区b两侧，且字线位线区c与浮栅区b邻接。

所述半导体衬底200为形成快闪存储器提供工艺平台。

所述半导体衬底200的材料可以为硅、锗或者锗化硅。所述半导体衬底200还可以绝缘体上硅(soi)、绝缘体上锗(geoi)或绝缘体上锗化硅(sigeoi)。本实施例中，所述半导体衬底200的材料单晶硅。

接着，形成位于所述半导体衬底200擦除区a上的擦除栅极结构、分别位于半导体衬底200浮栅区b上的浮栅极结构、位于浮栅极结构上的侧墙、以及位于浮栅极结构上的第一字线结构，所述浮栅极结构和侧墙覆盖擦除栅极结构侧壁，所述侧墙位于擦除栅极结构和第一字线结构之间。

下面参考图3至图10介绍形成擦除栅极结构、浮栅极结构、侧墙和第一字线结构的方法。

结合参考图3、图4和图5，图3为在图2基础上的示意图，图4为沿着图3中切割线m-n的截面图，图5为沿图3中切割线m1-n1的截面图，

在半导体衬底200上形成浮栅极结构膜210。所述浮栅极结构膜210所在的区域对应有源区的位置。

本实施例中，还包括：在形成浮栅极结构膜210的过程中还形成位于部分半导体衬底200中的衬底隔离层220。所述衬底隔离层220的材料为氧化硅。

具体的，在半导体衬底200上形成初始浮栅结构膜(未图示)；在初始浮栅结构膜上形成第一掩膜材料层(未图示)；图形化所述第一掩膜材料层、初始浮栅结构膜和部分半导体衬底200，在所述半导体衬底200上形成浮栅极结构膜210和位于浮栅极结构膜210上的第一掩膜层，同时形成沟槽，所述沟槽位于浮栅极结构膜210之间、第一掩膜层之间以及部分半导体衬底200中；在所述沟槽中形成衬底隔离层220；形成衬底隔离层220后，去除所述第一掩膜层。所述初始浮栅结构膜对应浮栅极结构膜210，第一掩膜材料层对应第一掩膜层。

所述浮栅极结构膜210包括浮栅氧化膜和位于浮栅氧化膜上的浮栅膜。所述浮栅氧化膜位于擦除区a和部分浮栅区b的半导体衬底200上，且位于部分浮栅区b上的浮栅氧化膜还延伸至半导体衬底200的字线位线区c上。

结合参考图6和图7，图6为在图3基础上的示意图，图7为在图4上的示意图，且图7为沿图6中切割线m-n的截面图，在浮栅极结构膜210和半导体衬底200上形成若干分立的介质层230，相邻的介质层230之间具有第一开口231，第一开口231位于浮栅区b和字线位线区c上，且未延伸至擦除区a上。

具体的，在部分浮栅极结构膜210和部分衬底隔离层220上形成若干分立的介质层230。第一开口231的底部暴露出浮栅区b和字线位线区c的衬底隔离层220和浮栅区b和字线位线区c的浮栅极结构膜210。

所述介质层230的材料包括氮化硅或氮氧化硅。

形成所述介质层230的方法包括：在浮栅极结构膜210和衬底隔离层220上形成介质膜(未图示)；在介质膜上形成图形化的第二掩膜层，第二掩膜层覆盖擦除区a的介质膜，且暴露出浮栅区b和字线位线区c的介质膜的介质膜；以第二掩膜层为掩膜刻蚀介质膜，使介质膜形成介质层230；之后去除第二掩膜层。

本实施例中，还包括：对所述第一开口231暴露出半导体衬底200进行离子注入，形成有源区。

参考图8，图8为在图7基础上的示意图，在第一开口231(结合参考图7和图8)的侧壁表面形成侧墙240。

所述侧墙240的材料为氧化硅或氮氧化硅。所述侧墙240的材料和介质层230的材料不同。

形成侧墙240的方法包括：在第一开口231中以及介质层230上形成侧墙膜(未图示)；回刻蚀所述侧墙膜直至暴露出介质层230的表面和第一开口底部的部分浮栅区b和字线位线区c上的浮栅极结构膜210表面，形成侧墙240。

所述侧墙240位于浮栅区b的浮栅极结构膜210上。

所述侧墙240的厚度为200埃～400埃。

在能承受擦除电压的前提下，位于后续形成的擦除栅极结构和后续形成的第一字线结构之间的侧墙240厚度尽可能降低，以提高第一字线结构和浮栅极结构之间的耦合率。所述侧墙240厚度小于200埃，擦除栅极结构与第一字线结构之间的隔离效果差；所述侧墙240厚度大于400埃，第一字线结构覆盖浮栅极结构表面的面积较小，第一字线结构与浮栅极结构之间的耦合率较低，降低读取电压效果不明显。

本实施例中，还包括：在第一开口231中形成侧墙240之前，刻蚀第一开口231底部的浮栅极结构膜210，使第一开口231暴露出的浮栅极结构膜210的表面呈凹陷状。

所述第一开口231暴露出的浮栅极结构膜210的表面呈凹陷状，为后续浮栅极结构形成尖角提供条件。

在其它实施例中，在第一开口231中形成侧墙240之前，不刻蚀第一开口231底部的浮栅极结构膜，相应的，第一开口231暴露出的浮栅极结构膜210的表面呈平面。

参考图9，图9为在图8基础上的示意图，形成侧墙240后，在第一开口231内和介质层230上形成初始第一字线结构膜，所述初始第一字线结构膜覆盖侧墙240顶部和侧壁。

所述初始第一字线结构膜为后续形成第一字线结构提供材料层。

所述初始第一字线结构膜包括初始第一字线氧化膜201和初始第一字线膜202，所述初始第一字线氧化膜201覆盖介质层230顶部和侧墙240顶部和部分侧壁，以及侧墙240暴露出的第一开口231底部表面，所述初始第一字线膜202位于初始第一字线氧化膜201表面。

本实施例中，采用ono(oxide-nitride-oxide)层作为初始第一字线氧化膜201，采用ono能够使第一字线氧化层的介电性能更好。其他实施例中，所述初始第一字线氧化膜可以为单层结构或者多层结构。当所述初始第一字线氧化膜为单层结构时，所述初始第一字线氧化膜的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。

所述初始第一字线膜201的材料包括：多晶硅。

参考图10，回刻蚀所述初始第一字线结构膜，直至暴露出介质层230顶部表面和第一开口231底部字线位线区c上的浮栅结构膜210表面，在侧墙240侧壁形成第一字线结构250。

所述第一字线结构250位于浮栅区b的浮栅极结构膜210上。

具体的，回刻蚀所述初始第一字线膜202和初始第一字线氧化膜201，直至暴露出介质层230顶部表面和第一开口231底部字线位线区c上的浮栅结构膜210表面，形成第一字线结构250，所述初始第一字线氧化膜201对应形成为第一字线氧化层251，所述初始第一字线膜202对应形成为第一字线层252。

在一实施例中，回刻蚀所述初始第一字线结构膜后，部分初始第一字线结构膜覆盖第一开口231底部字线位线区c上的浮栅极结构膜210表面，还需要刻蚀去除出该部分初始第一字线结构膜，直至暴露出第一开口231底部字线位线区c上的浮栅极结构膜210表面。

参考图11，形成第一字线结构250后，去除第一开口231底部暴露出的字线位线区c上的浮栅极结构膜210，直至暴露出半导体衬底200表面，使得所述第一开口231形成为第二开口232。

去除第一开口231底部暴露出的字线位线区c上的浮栅极结构膜210的工艺为刻蚀工艺，如干刻工艺或湿刻工艺。

所述第二开口232的底部暴露出半导体衬底200字线位线区c的表面。

所述第二开口232暴露出浮栅极结构膜210侧壁和第一字线结构250侧壁。

参考图12，在所述第二开口232侧壁形成保护侧墙241。

所述保护侧墙241覆盖浮栅极结构膜210侧壁和第一字线结构250侧壁。

所述保护侧墙241保护后续形成的浮栅极结构侧壁，隔离后续形成的浮栅极结构和擦除栅极结构。

所述保护侧墙241的形成方法包括：在第二开口232的底部和侧壁形成保护侧墙材料层(未图示)；回刻蚀保护侧墙材料层，直至暴露出介质层230，在第二开口232侧壁形成保保护侧墙241。

所述保护侧墙241的材料为氮化硅。

本实施例中，形成保护侧墙241之前，还包括：对第二开口232底部暴露出的字线位线区c的半导体衬底200进行离子注入，以降低字线位线区c半导体衬底200的阈值电压。

参考图13，在所述第二开口232内和介质层230上形成初始第二字线氧化膜203；在所述初始第二字线氧化膜203表面形成初始第二字线膜204。

所述初始第二字线氧化膜203为后续形成第二字线结构提供材料层。

所述初始第二字线膜204为后续形成第二字线结构提供材料层。

所述初始第二字线氧化膜203覆盖保护侧墙241。

参考图14，在所述第二开口232内形成初始第二字线结构，所述初始第二字线结构覆盖第一字线结构侧壁。

所述初始第二字线结构包括：第二字线氧化层213和位于第二字线氧化层213上的初始第二字线层214。

具体为，平坦化所述初始第二字线膜204和初始第二字线氧化膜203，直至暴露出介质层230表面；平坦化所述初始第二字线膜204和初始第二字线氧化膜203后，回刻蚀所述初始第二字线膜204和初始第二字线氧化膜203，形成初始第二字线氧化层213和第一层，所述初始第二字线氧化层213和所述第一层顶部表面低于第一字线结构250顶部表面；在所述第一层上和介质层230上形成初始第三字线膜(未图示)；平坦化所述初始第三字线膜，直至暴露出介质层230表面，在第一层上形成第二层，所述第二层覆盖初始第二字线氧化层213顶部和部分第一字线结构250侧壁，所述第一层和第二层构成初始第二字线层214，所述初始第二字线氧化层213和初始第二字线层214构成初始第二字线结构。

所述初始第二字线结构为后续形成第二字线结构提供材料。

所述初始第二字线氧化膜的材料包括：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅。所述初始第二字线膜和初始第三字线膜的材料包括：多晶硅。

参考图15，去除擦除区a上的介质层230和擦除区a上的浮栅极结构膜210，形成浮栅极结构260和第三开口206，所述第三开口206在介质层中，且所述第三开口206还延伸至浮栅极结构膜210中，第三开口206底部暴露出擦除区a半导体衬底200表面。

去除擦除区a上的介质层230和擦除区a上的浮栅极结构膜210，的工艺为刻蚀工艺，如干刻工艺或湿刻工艺。

所述第三开口206暴露出部分浮栅极结构260侧壁表面。

本实施例中，还包括：在第三开口206底部的半导体衬底200中形成源区261。

形成源区261的工艺为离子注入工艺。

参考图16，去除第三开口206侧壁暴露出的部分侧墙240，暴露出部分浮栅极结构260顶部表面。

第一开口底部的浮栅极结构膜210表面凹陷，所述浮栅极结构膜210的部分顶部表面和侧壁表面构成尖端，去除第三开口206侧壁暴露出的部分侧墙240后，暴露出浮栅极结构260的尖端。

后续在第三开口206内形成擦除栅极结构，所述浮栅极结构具有尖端的侧壁朝向擦除栅极结构。所述擦除栅极结构包围浮栅极结构的尖端，在擦除操作中，能够利用浮栅极结构的尖端进行尖端放电，提高擦除效率，从而提高快闪存储器的性能。

参考图17，在第三开口206内形成擦除栅极结构270。

所述源区262位于擦除栅极结构270底部的半导体衬底200中。

所述擦除栅极结构270包括擦除栅介质层271和位于擦除栅介质层271上的擦除栅极272。其中，擦除栅介质层271位于第三开口206的侧壁和底部，所述擦除栅介质层271覆盖浮栅极结构部分顶部和侧壁以及侧墙240侧壁。擦除栅介质层271的材料为氧化硅，擦除栅极272的材料为多晶硅。

所述擦除栅极结构270包围浮栅极结构260的尖端，这样的好处包括：当擦除栅极结构270进行擦除操作时，该尖端能够降低隧穿效应的通道电压，使得电子更容易从浮栅极结构260隧穿至擦除栅极结构270，提高擦除效率，从而提高快闪存储器的性能。

参考图18，去除部分初始第二字线结构，暴露出半导体衬底200表面，形成第二字线结构280和第四开口208。

所述第二字线结构280包括第二字线氧化层281和位于第二字线氧化层281上的第二字线层282。其中，第二字线层281覆盖第一字线结构250侧壁，与第一字线结构250的第一字线层252连通。

所述第四开口208底部暴露出部分字线位线区c半导体衬底200表面。

所述第二字线结构280的形成方法包括：在所述初始第二字线结构、第一字线结构、侧墙和擦除栅极结构上形成第三掩膜层(未图示)，所述第三掩膜层暴露出部分初始第二字线结构；以所述第三掩膜层为掩膜，刻蚀初始第二字线结构，直至暴露出部分字线位线区c的半导体衬底200表面，在字线位线区c的半导体衬底200上形成第二字线结构280和第四开口280，所述初始第二字线氧化层213对应第二字线氧化层281，所述初始第二字线层214对应第二字线层282。

第一字线结构250和第二字线结构280共同构成快闪存储器的字线结构，两个字线结构物理上相连。其中第一字线结构250位于浮栅极结构260上方，从而增加字线结构与浮栅极结构210的耦合面积，提高耦合效率。在进行擦除操作时，在擦除栅极结构270上加高压，字线结构和半导体衬底200均接地，基于电压耦合的机理，使浮栅极结构260上产生耦合电位。·由于字线结构与浮栅极结构260之间的重叠面积增加，使得字线结构与浮栅极结构260之间的电位差减小，擦除栅极结构270与浮栅极结构260之间的电位差增大，使电子隧穿效率增加，而无需提高擦除操作的偏压。另外，由于字线结构在擦除操作过程中不需要承受高压，因此第二字线结构280与半导体衬底200之间的第二字线氧化层281厚底可大幅降低，进而降低写操作时的字线读取电压，从而减小降低读操作时的功耗。写操作时，同理由于字线结构与浮栅极结构260之间的耦合电容增加，字线结构耦合到浮栅极结构260电势也会增加，从而提高写操作效率。综上，提高了快闪存储器的性能。

本实施例中，还包括：对第四开口底部的半导体衬底200中形成漏区262。

形成漏区262的工艺为离子注入工艺。

参考图19，在第四开口208侧壁形成间隔层209。

所述间隔层209覆盖第二字线结构280侧壁。

所述间隔层209保护第二字线结构280。

所述间隔层209的材料为氮化硅。

所述间隔层209的形成方法包括：在所述第四开口208内、所述第二字线结构280、第一字线结构250、侧墙240和擦除栅极结构270上形成初始保护层(未图示)；回刻蚀所述初始间隔层，直至暴露出擦除栅极结构顶部表面，形成所述间隔层209。

本实施例中，还包括：对第一字线结构250的第一字线层252、第二字线结构280的第二字线层282、擦除栅极结构270的擦除栅272、漏区262的半导体衬底200进行金属硅化处理，在第一字线层252、第二字线层282、擦除栅272和漏区262的半导体衬底200上形成金属硅化物层。

所述金属硅化物层用于后续形成插塞或位线层时，降低插塞与字线结构或擦除栅之间的接触电阻和降低位线层与漏区之间的接触电阻。

相应的，本实施例还提供一种采用上述方法形成的快闪存储器，参考图19，包括：半导体衬底200，所述半导体衬底200包括擦除区a、浮栅区b和字线位线区c，所述浮栅区b位于擦除区a两侧，且浮栅区b与擦除区a邻接，所述字线位线区c位于擦除区a和浮栅区b两侧，且字线位线区c与浮栅区b邻接；位于所述半导体衬底200擦除区a上的擦除栅极结构270；位于半导体衬底200浮栅区b上的浮栅极结构260；位于浮栅极结构260上的侧墙240和第一字线结构250，所述浮栅极结构260和侧墙240覆盖擦除栅极结构侧壁270，所述侧墙240与第一字线结构250平行排布，所述侧墙240位于擦除栅极结构270和第一字线结构250之间；位于半导体衬底200字线位线区c上的第二字线结构280，所述第二字线结构280覆盖第一字线结构250和浮栅极结构260侧壁，且第二字线结构280与第一字线结构250电连接；所述第二字线结构280包括覆盖浮栅极结构260侧壁和半导体衬底200字线位线区c表面的第二字线氧化层281。

所述浮栅极结构260的顶部表面呈凹陷状；所述浮栅极结构260的顶部边缘朝向擦除栅极结构270的一侧具有尖端。

所述擦除栅极结构270还覆盖部分浮栅极结构260顶部表面。

所述第一字线结构250包括：第一字线氧化层251和位于第一字线氧化层251表面的第一字线层252，所述第一字线氧化层251覆盖部分浮栅极结构260表面。所述第二字线结构280还包括：位于第二字线氧化层281表面的第二字线层282；所述第一字线层252和第二字线层282相连接。

所述半导体衬底200参照前述实施例的内容，不再详述。

所述擦除栅极结构270、浮栅极结构260和侧墙的结构、材料和位置参考前述实施例的内容，不再详述。

所述第一字线结构250的结构、材料和位置参考前述实施例的内容，不再详述。

所述第二字线结构280的结构、材料和位置参考前述实施例的内容，不再详述。

第一字线结构250和第二字线结构280共同构成快闪存储器的字线结构，两个字线结构物理上相连。其中第一字线结构250位于浮栅极结构260上方，从而增加字线结构与浮栅极结构210的耦合面积，提高耦合效率。在进行擦除操作时，在擦除栅极结构270上加高压，字线结构和半导体衬底200均接地，基于电压耦合的机理，使浮栅极结构260上产生耦合电位。由于字线结构与浮栅极结构260之间的重叠面积增加，使得字线结构与浮栅极结构260之间的电位差减小，擦除栅极结构270与浮栅极结构260之间的电位差增大，使电子隧穿效率增加，而无需提高擦除操作的偏压。另外，由于字线结构在擦除操作过程中不需要承受高压，因此第二字线结构280与半导体衬底200之间的第二字线氧化层281厚底可大幅降低，进而降低写操作时的字线读取电压，从而减小降低读操作时的功耗。写操作时，同理由于字线结构与浮栅极结构260之间的耦合电容增加，字线结构耦合到浮栅极结构260电势也会增加，从而提高写操作效率。综上，提高了快闪存储器的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。