三维存储器的形成方法与流程

本发明主要涉及半导体制造领域，尤其涉及一种三维存储器的形成方法。

背景技术：

为了克服二维存储器件的限制，业界已经研发并大规模生产了具有三维(3d)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3dnand闪存的三维存储器件中，存储阵列可包括具有垂直沟道结构的核心(core)区以及具有阶梯结构的阶梯区，多个存储阵列之间通过栅线隙隔开。垂直沟道结构形成于贯穿三维存储器件的堆叠层(stack)的沟道孔中。垂直沟道结构通过顶端的插塞电连接至位线，通过位线可以实现对存储阵列的读写操作。

为了提高存储密度和容量，通常会减小沟道孔的关键尺寸(criticaldimension，cd)。随着沟道孔关键尺寸的减小，与沟道孔中垂直沟道结构电连接的位线的密度将会越来越大，将会提高相邻位线之间的短接风险和寄生电容，以及金属耦合效应。

技术实现要素：

本发明要解决的技术问题是提供一种三维存储器的形成方法，可以降低位线的密度，降低相邻位线之间的短接风险和寄生电容，以及金属耦合效应。

为解决上述技术问题，本发明提供了一种形成三维存储器的方法，所述方法包括：提供半导体结构，所述半导体结构具有衬底、形成于衬底上的堆叠结构以及形成于所述衬底中的第一源极线；形成穿过所述堆叠结构的第一沟道孔和第二沟道孔，所述第一沟道孔与所述第二沟道孔交替排列；封闭所述第二沟道孔的开口，填充所述第一沟道孔形成第一垂直沟道结构；打开所述第二沟道孔的开口，填充所述第二沟道孔形成第二垂直沟道结构，并在所述堆叠结构远离所述衬底的顶端形成第二源极线；形成穿过所述第二源极线的第一插塞和第一隔离层，所述第一插塞电连接至所述第一垂直沟道结构，所述第一隔离层将所述第一插塞与所述第二源极线绝缘；形成穿过所述第一源极线的第二插塞和第二隔离层，所述第二插塞电连接至所述第二垂直沟道结构，所述第二隔离层将所述第二插塞与所述第一源极线绝缘。

在本发明的一实施例中，所述第一沟道孔与所述第二沟道孔间隔一行或多行交替排列。

在本发明的一实施例中，在所述第一源极线中形成第二插塞和第二隔离层的步骤之后还包括：将所述第一插塞电连接至第一外围电路；以及将所述第二插塞电连接至第二外围电路。

在本发明的一实施例中，在所述第一源极线中形成第二插塞和第二隔离层的步骤之后还包括：将所述第一插塞电连接至一外围电路；以及将所述第二插塞通过贯穿阵列孔电连接至所述外围电路。

在本发明的一实施例中，封闭所述第二沟道孔的开口的步骤包括：用牺牲层覆盖所述堆叠结构、所述第一沟道孔和第二沟道孔；在所述牺牲层上覆盖刻蚀阻挡层；去除所述第一沟道孔中及其上方的牺牲层，从而封闭所述第二沟道孔的开口。

在本发明的一实施例中，填充所述第一沟道孔形成第一垂直沟道结构的步骤包括：在所述第一沟道孔的底部沉积硅外延层，以及向所述第一沟道孔依次沉积阻挡层、电荷捕获层、隧穿层和沟道层。

在本发明的一实施例中，填充所述第二沟道孔形成第二垂直沟道结构的步骤包括：向所述第二沟道孔依次沉积阻挡层、电荷捕获层、隧穿层和沟道层，所述阻挡层、电荷捕获层、隧穿层和沟道层接触所述第二源极线。

在本发明的一实施例中，采用原子层沉积法向所述第一沟道孔或所述第二沟道孔依次沉积阻挡层、电荷捕获层、隧穿层和沟道层。

在本发明的一实施例中，还在所述沟道孔的侧壁与所述阻挡层之间沉积高k介电常数材料。

在本发明的一实施例中，所述高k介电常数材料为氮化硅、氮氧化硅、氧化钛或氮化钛。

与现有技术相比，本发明具有以下优点：本发明提供了一种三维存储器的形成方法，通过将位线设置在衬底的两侧，可以降低位线的密度，降低相邻位线之间的短接风险和寄生电容，以及金属耦合效应；此外，衬底同一侧的沟道孔垂直结构的插塞的可供布置的空间更大，可以布置大尺寸的插塞，显著降低了金属衬垫层与沟道孔之间的工艺要求。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1是一种三维存储器的剖面示意图。

图2是根据本发明的一实施例的形成三维存储器的方法的流程图；

图3a-3j是根据本发明的一实施例的形成三维存储器的方法的示例性过程的核心区剖面示意图；

图4是根据本发明的一实施例的三维存储器的剖面示意图；

图5是根据本发明的一实施例的三维存储器的俯视图；

图6是根据本发明的另一实施例的三维存储器的剖面示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。

图1是一种三维存储器的剖面示意图。参考图1所示，该三维存储器包括核心阵列区11和阶梯区12。核心阵列区11包括按阵列分布的具有垂直沟道结构的存储单元。每一个垂直沟道结构通过顶端的插塞电连接至位线13，通过位线13可以实现对存储阵列的读写操作。阶梯区12设置在核心阵列区11的周围，用来供存储阵列各层中的栅极层14引出接触部。这些栅极层14作为存储阵列的字线，执行编程、擦写、读取等操作。为了提高存储密度和容量，三维存储器的层数(tier)不断增大，例如从64层增长到96层、128层或更多层，而存储单元与位线尺寸也在不断缩小，在这种趋势下，会导致存储单元的排列越来越拥挤，对应于存储单元的位线排列也会越来越拥挤，可能会造成相邻位线之间的短接风险，产生金属耦合效应和寄生电容。

本发明提供了一种形成三维存储器的方法，可以降低位线分布的密度，从而降低位线分布过密带来的风险。

图2是根据本发明的一实施例的形成三维存储器的方法的流程图。图3a-3j是根据本发明的一实施例的形成三维存储器的方法的示例性过程的核心区剖面示意图。下面参考图2-3j所示描述本实施例的形成三维存储器的方法。

在步骤202中，提供半导体结构。

此半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。半导体结构可包括阵列区，阵列区可包括核心区和字线连接区。图3a-3j主要示出该半导体结构的核心区。

参考图3a所示，该核心区可具有衬底310、位于衬底310上的堆叠结构320以及形成于衬底310中的第一源极线311。堆叠结构320可为第一材料层和第二材料层交替层叠的叠层。第一材料层可为栅极层或栅极牺牲层。

在本发明的实施例中，衬底310的材料例如是硅。第一材料层和第二材料层例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(cvd)、原子层沉积(ald)或其他合适的沉积方法，依次在衬底310上交替沉积氮化硅和氧化硅形成堆叠结构320。氮化硅层可作为栅极牺牲层。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区。此外，所举例的各层的材料仅仅是示例性的，例如衬底310还可以是其他含硅的衬底，例如soi(绝缘体上硅)、sige、si:c等。栅极层还可以是其它导电层，例如金属钨，钴，镍等。第二材料层还可以是其它介电材料，例如氧化铝，氧化铪，氧化钽等。

在本发明的实施例中，第一源极线311位于衬底310之上，堆叠结构320形成于该第一源极线311之上。可以采用掺杂的方式在衬底310上形成第一源极线311。第一源极线311的材料可以是掺杂多晶硅，例如n型掺杂多晶硅。

在步骤204中，形成穿过堆叠结构320的第一沟道孔ch1和第二沟道孔ch2。第一沟道孔ch1与第二沟道孔ch2交替排列。参考图3b所示，在一些实施例中，一个第一沟道孔ch1与一个沟道孔第二沟道孔ch2交替排列。在其他的实施例中，可以是一个或多个第一沟道孔ch1与一个或多个第二沟道孔ch2交替排列，例如，一个第一沟道孔ch1与两个第二沟道孔ch2交替排列，或者两个第一沟道孔ch1与两个第二沟道孔ch2交替排列等。

形成第一沟道孔ch1和第二沟道孔ch2的方法可以是：通过掩膜进行图案控制，依次进行硬掩膜沉积、光刻胶旋涂与烘焙、曝光和干法刻蚀，从堆叠结构320的顶部直至贯穿衬底310，形成沟道孔。

在步骤206中，封闭第二沟道孔ch2的开口，填充第一沟道孔ch1形成第一垂直沟道结构331。

其中，封闭第二沟道孔ch2的开口的步骤可以包括：

首先，用牺牲层覆盖在堆叠结构320、第一沟道孔ch1和第二沟道孔ch2的上表面。该牺牲层可包括例如氮化硅层、氮氧化硅层、多晶硅层或多晶硅锗层等。该牺牲层可以由例如cvd等方法形成。在本发明的一实施例中，采用多晶硅作为牺牲层快速沉积在堆叠结构320的上表面。在此沉积过程中，一部分多晶硅落入了第一沟道孔ch1和第二沟道孔ch2中。

其次，在牺牲层361上覆盖刻蚀阻挡层。该刻蚀阻挡层可包括硬掩模层。该硬掩模层可以包括作为介电抗反射涂层(darc,dielectricanti-reflectioncoating)的氮氧化硅，以及作为图案层的无定型碳(a-c)层。在一些实施例中，在该硬掩模层的上方还可以再沉积一层底部抗反射涂层(barc，bottomanti-reflectioncoating)以及光刻胶层(pr，photoresist)。

最后，去除第一沟道孔ch1中及其上方的牺牲层，从而封闭第二沟道孔的开口。可通过刻蚀阻挡层的图案，选择性地去除第一沟道孔ch1中及其上方的牺牲层，从而形成不同的第一沟道孔ch1与第二沟道孔ch2的交替排列结构。例如，可以通过一种刻蚀阻挡层图案，使得第一沟道孔ch1与第二沟道孔ch2的交替排列间隔一行交替排列。又例如，可以通过另一种刻蚀阻挡层图案，使得第一沟道孔ch1与第二沟道孔ch2的交替排列间隔多行交替排列。参考图3c所示，第一沟道孔ch1中及其上方的刻蚀阻挡层和牺牲层已被去除，第二沟道孔ch2的开口被牺牲层361所覆盖，从而封闭了第二沟道孔ch2的开口。在本步骤中，可以通过湿法刻蚀的方法结合硬掩模去除第一沟道孔ch1中及其上方的牺牲层361，之后对第一沟道孔进行必要的清洗。

在步骤206中，填充第一沟道孔ch1形成第一垂直沟道结构331的步骤包括：在第一沟道孔ch1的底部沉积硅外延层371，以及向第一沟道孔ch1依次沉积阻挡层、电荷捕获层、隧穿层和沟道层。

参考图3d所示，在第一沟道孔ch1的底部沉积有硅外延层371。在一些实施例中，可以采用选择性外延生长(seg,selectiveepitaxialgrowth)在第一沟道孔ch1的底部形成硅外延层371，将第一沟道孔ch1底部填到相同的高度，以保证诸如阈值电压均匀性等器件特性。在该硅外延层371上方，从第一沟道孔ch1的侧壁向中心依次沉积有阻挡层、电荷捕获层、隧穿层和沟道层，这些逐层结构构成了第一垂直沟道结构331。

在一些实施例中，在对第一沟道孔ch1进行上述沉积和填充之后，还包括在第一沟道孔ch1底部开孔，再次填充沟道层，以连通第一沟道孔ch1与硅外延层371。进一步地，以介电隔离材料填充沟道孔核心部分，沟道孔核心部分也可以留作气隙(airgap)。

在本发明的一实施例中，阻挡层可以是氧化铝，氧化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。电荷捕获层可以是氮化硅，氮氧化硅等材料的单层或叠层或混合层等宽禁带材料。隧穿层可以是氧化硅、氮氧化硅的单层或叠层或混合层等宽禁带材料。沟道层可以是多晶硅。介电隔离材料可以是氧化硅。

参考图3d所示，此时第二沟道孔ch2内部还具有一些在封闭第二沟道孔ch2的开口时进入第二沟道孔ch2的牺牲层361材料。

在步骤208中，打开第二沟道孔ch2的开口，填充第二沟道孔ch2形成第二垂直沟道结构332，并在堆叠结构320远离衬底310的顶端形成第二源极线312。

参考图3e所示，在本步骤中，打开第二沟道孔ch2的开口的方法可以通过硬掩模图案控制方法打开第二沟道孔ch2的开口。也就是说在堆叠结构320的上方覆盖一层图案化硬掩模层，再通过刻蚀只打开第二沟道孔ch2的开口。

该硬掩模层可以包括作为介电抗反射涂层的氮氧化硅，以及作为图案层的无定型碳(a-c)层。在一些实施例中，在该硬掩模层的上方还可以再沉积一层底部抗反射涂层以及光刻胶层。

参考图3e所示，此时在第二沟道孔ch2的内部仍然存在一部分牺牲层361的材料。因此，在对第二沟道孔ch2进行填充之前，需要去除该部分牺牲层361的材料，并对第二沟道孔ch2进行必要的清洗。清洗之后的第二沟道孔ch2如图3f所示。

在本步骤中填充第二沟道孔ch2形成第二垂直沟道结构332的步骤包括：向第二沟道孔ch2依次沉积阻挡层、电荷捕获层、隧穿层和沟道层。与填充第一沟道孔ch1不同的是，在第二沟道孔ch2的底部无需形成硅外延层。这样，第二垂直沟道结构332可以为后续制程中所需要形成的插塞结构形成更大的空间，可以在第二垂直沟道结构332对应的位置布置大尺寸的插塞，从而可以显著降低金属衬垫层与沟道孔之间的工艺要求。

参考图3g所示，在对第二沟道孔ch2填充完毕形成第二垂直沟道结构332之后，再在堆叠结构320远离衬底310的顶端形成第二源极线312。该第二源极线312与第二沟道孔ch2中的阻挡层、电荷捕获层、隧穿层和沟道层相接触。

在形成第二源极线312之前，还可以对堆叠结构320的顶部进行平坦化处理。

在一些实施例中，可以通过在堆叠结构320的顶部沉积掺杂多晶硅的方式形成第二源极线312。

在步骤210中，形成穿过第二源极线312的第一插塞341和第一隔离层351。其中，该第一插塞341电连接至第一垂直沟道结构331，该第一隔离层351将第一插塞341与第二源极线312绝缘。

在一些实施例中，首先，可以通过在第二源极线312上沉积硬掩模层的方式，在对应于第一垂直沟道结构331的部位进行刻蚀以及必要的清洗；其次，在第一垂直沟道结构331顶部的空间内形成作为第一隔离层351的绝缘垫片，该绝缘垫片可以采用例如ald或现场水汽生成(issg，in-situsteamgeneration)的方式沉积氧化物来形成；再次，在该绝缘垫片上形成开孔并在其中形成第一插塞341，该第一插塞341可以采用多晶硅沉积的方式形成；最后，对该堆叠结构320的顶部进行平坦化处理。可以理解，第一隔离层351与第一插塞341的形成顺序不限于此，也可以是先形成第一插塞341，再形成第一隔离层351。

在一些实施例中，在第二源极线312中形成第一插塞341和第一隔离层351的步骤之后还包括：将第一插塞341通过导电接触381电连接至第一外围电路。

参考图3h所示，经过步骤210之后，在第一垂直沟道结构331的顶部形成有第一插塞341。并且在第一插塞341的周围形成有第一隔离层351。该第一隔离层351使第一插塞341与第二源极线312绝缘。

在步骤212中，形成穿过第一源极线311的第二插塞342和第二隔离层352。

在一些实施例中，在执行步骤212之前，先将三维存储器上下翻转，使衬底310和第一源极线311从原来的底侧转换到顶侧。翻转之后，可以对衬底310进行打薄处理，并且对其位于上方的表面进行平坦化处理。

参考图3i所示，在经过上下翻转之后，该三维存储器的第一源极线311已经位于顶侧，并且在第二垂直沟道结构332上方所对应的部位形成了第二插塞342和第二隔离层352。该第二插塞342电连接至其所对应位置的第二垂直沟道结构332，该第二隔离层352将第二插塞342与第一源极线311绝缘。

第二插塞342和第二隔离层352的形成方法与第一插塞341和第一隔离层351的形成方法类似。

在一些实施例中，在第一源极线311中形成第二插塞342和第二隔离层352的步骤之后还包括：将第二插塞342通过导电接触382电连接至第二外围电路。

其中，参考图3i所示，第一插塞341通过导电接触381与第一外围电路(图未示)相连接。该步骤也可以在步骤210之后进行，也就是说，在形成第二插塞342和第二隔离层352之前进行，和/或在将三维存储器进行上下翻转之前进行。

这里的第一外围电路和第二外围电路分别指相互独立的外围电路。

在本实施例中，第一外围电路和第二外围电路分别位于三维存储器的两侧。在其他的实施例中，第一外围电路和第二外围电路也可以位于三维存储器的同一侧。

参考图3j所示，在以上步骤执行完毕之后，第一插塞341通过导电接触381与第一外围电路相连接，并且第二插塞342通过导电接触382与第二外围电路相连接。

可以理解的是，在这些实施例中，对于将第一插塞341电连接至第一外围电路381和将第二插塞342电连接至第二外围电路382的两个步骤没有先后顺序的限制。

在一些实施例中，在第一源极线311中形成第二插塞342和第二隔离层352的步骤之后还包括：

将第一插塞341电连接至一外围电路380；以及

将第二插塞342通过贯穿阵列孔电连接至该外围电路380。

在这些实施例中，第一插塞341和第二插塞342都连接至同一个外围电路。该外围电路380可以位于三维存储器的一侧。

图4是根据本发明的一实施例的三维存储器的剖面示意图。参考图4所示，该三维存储器包括半导体结构，该半导体结构具有衬底410、位于衬底410上的堆叠结构420以及位于衬底410中的第一源极线411。

该三维存储器还包括穿过堆叠结构420的第一沟道孔ch1和第二沟道孔ch2，第一沟道孔ch1与第二沟道孔ch2交替排列；以及位于第一沟道孔ch1内的第一垂直沟道结构431和位于第二沟道孔ch2内的第二垂直沟道结构432。

在图4所示的实施例中，一个第一沟道孔ch1与一个第二沟道孔ch2交替排列。在其他的实施例中，也可以是一个或多个第一沟道孔ch1与一个或多个第二沟道孔ch2交替排列。例如一个第一沟道孔ch1与两个第二沟道孔ch2交替排列，或者两个第一沟道孔ch1与两个第二沟道孔ch2交替排列等。

在一些实施例中，对三维存储器的第一沟道孔ch1进行填充以形成第一垂直沟道结构431。使第一沟道孔ch1的底部形成硅外延层，第一沟道孔ch1由外向内依次包括阻挡层、电荷捕获层、隧穿层和沟道层。填充第一沟道孔ch1以形成第一垂直沟道结构431的方法可以参考前文中的描述。

在一些实施例中，对三维存储器的第二沟道孔ch2进行填充以形成第二垂直沟道结构432。使该第二沟道孔ch2由外向内依次包括阻挡层、电荷捕获层、隧穿层和沟道层。与填充第一沟道孔ch2不同的是，在第二沟道孔ch2的底部无需形成硅外延层，第二沟道结构432中的阻挡层、电荷捕获层、隧穿层和沟道层与形成于堆叠结构420远离衬底410的顶端的第二源极线412相接触。

该三维存储器还包括穿过第二源极线412的第一插塞441和第一隔离层451(图未示)。该第一插塞441电连接至第一垂直沟道结构431，第一隔离层451将第一插塞441与第二源极线412绝缘。

该三维存储器还包括穿过第一源极线411的第二插塞442和第二隔离层452(图未示)，该第二插塞442电连接至第二垂直沟道结构432，第二隔离层452将第二插塞442与第一源极线411绝缘。

在一些实施例中，参考图4所示，该三维存储器中的第一插塞441电连接至第一外围电路481，第二插塞442电连接至第二外围电路482。该第一外围电路481和第二外围电路482分别位于三维存储器的两侧。

可以理解的是，第一插塞441和第二插塞442都是通过位线分别连接至第一外围电路481和第二外围电路482。因此，采用本发明的三维存储器使位线分布于三维存储器的两侧，可以降低位线的密度。

图5是图4所示实施例的三维存储器的俯视图。参考图5所示，在第一源极线411中分布有由第二插塞442形成的阵列。其中每一横行的第二插塞442对应于图4中所示的交替排列的若干个第二沟道孔ch2顶部的第二插塞442；每一竖列的第二插塞442对应于图4中所示每个第二沟道孔ch2所在的列里的所有第二沟道孔ch2顶部的第二插塞442。每一个第二插塞442的周围包围有第二隔离层452，使第二插塞442与第一源极线411相互绝缘。

在两列第二插塞442之间的距离表示第一沟道孔ch1的底部，而不是与第一垂直沟道结构431相连接的第一插塞441。因此，本发明的实施例可以降低三维存储器在这一侧的位线密度。

图6是根据本发明的另一实施例的三维存储器的剖面示意图。参考图6所示，该实施例的三维存储器与图4所示实施例中的三维存储器具有类似的结构，不同之处在于：

其一，该实施例的三维存储器具有贯穿阵列孔601，第二插塞642可以通过该贯穿阵列孔601电连接至外围电路680；

其二，第一插塞641也是电连接至该外围电路680；

其三，该实施例的外围电路680位于该三维存储器件的同一侧。

可以理解，并不限于通过贯穿阵列孔601将第二插塞642电连接至外围电路680，也可以通过硅穿孔将第二插塞642电连接至外围电路680。

对于本实施例的三维存储器来说，对应于第二沟道孔ch2的所有第二插塞642可以通过位线或其他的外联线连接起来，再通过贯穿阵列孔601连接至外围电路680，也就是说，第二插塞642所对应的位线分布于第二插塞642所在的一侧，第一插塞641所对应的位线分布于第一插塞641所在的另一侧，因此可以降低三维存储器同一侧的位线密度，降低相邻位线之间的短接风险和寄生电容，以及金属耦合效应。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可做出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。