三维存储器及其制作方法与流程

本发明属于半导体设计及制造领域，特别是涉及一种三维存储器及其制作方法。

背景技术：

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限，现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及追求更低的单位存储单元的生产成本，三维存储器结构应运而生，三维存储器结构可以使得存储器装置中的每一存储器裸片具有更多数目的存储器单元。

在非易失性存储器中，例如nand存储器，增加存储器密度的一种方式是通过使用垂直存储器阵列，即3dnand存储器，而ctf(chargetrapflash，电荷捕获闪存)型3dnand存储器是目前较为前沿、且极具发展潜力的存储器技术。

在ctf型3dnand存储器中，具有由介质层和栅极层交替堆叠形成的堆叠结构，所述堆叠结构包括核心区及字线连接区。所述核心区，用于信息的存储；所述字线连接区，位于所述堆叠结构的端部，用于向所述核心区传输控制信息，以实现信息在所述核心区的读写。其中，所述台阶区具有贯穿所述堆叠结构的支撑柱，用于对所述堆叠结构进行支撑，避免所述堆叠结构出现坍塌。

但是，现有支撑柱底部通常会被填入导电的半导体材料，容易导致存储器的漏电，同时，支撑柱需要额外占用存储器的空间，导致存储器的体积变大。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器及其制作方法，用于解决现有技术中支撑柱底部通常会被填入导电的半导体材料，容易导致存储器的漏电，同时，支撑柱需要额外占用存储器的空间，导致存储器的体积变大的问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器，包括：半导体结构，所述半导体结构包括外围电路；堆叠结构，位于所述外围电路上，所述堆叠结构包括核心区及字线连接区，所述核心区具有沟道孔，所述沟道孔中形成有存储器膜及沟道层，所述字线连接区具有贯穿所述字线连接区的接触孔，所述接触孔中形成有绝缘侧壁及导电支撑柱，所述导电支撑柱连接所述外围电路。

可选地，所述堆叠结构包括交替层叠的栅极层及介质层，所述绝缘侧壁隔离所述导电支撑柱与所述栅极层。

可选地，所述字线连接区包括阶梯结构，所述阶梯结构上覆盖有绝缘层，所述绝缘层中具有字线通孔，所述字线通孔中填充有字线导电层，所述字线导电层与所述阶梯结构中的所述栅极层连接。

可选地，所述接触孔中的所述绝缘侧壁包括二氧化硅层，所述接触孔中的所述导电支撑柱包括钨。

可选地，所述存储器膜包括阻挡层、电荷捕获层及隧穿层，其中，所述阻挡层位于所述沟道孔的侧壁表面，所述电荷捕获层位于所述阻挡层的表面，所述隧穿层位于所述电荷捕获层的表面，所述沟道层位于所述隧穿层的表面。

可选地，所述外围电路及所述核心区之间形成有共源极线层，所述共源极线层与所述外围电路连接。

可选地，所述共源极线层包括金属层及位于所述金属层上的掺杂半导体层，所述掺杂半导体层与所述金属层形成欧姆接触。

可选地，所述沟道孔的底部形成有掺杂多晶硅层，所述沟道层与所述掺杂多晶硅层连接，所述掺杂多晶硅层与所述共源极线层连接。

可选地，所述核心区还形成有栅线隔槽，所述栅线隔槽的侧壁形成有隔离层，所述栅线隔槽中填充有导电材料层，所述导电材料层与所述共源极线层连接。

可选地，还包括周边区，位于所述字线连接区外，所述周边区具有周边接触孔，所述周边接触孔中形成有绝缘部及导电部，所述导电部连接所述外围电路。

可选地，所述外围电路包括电路层以及位于所述电路层上的布线层。

本发明还提供一种三维存储器的制作方法，包括以下步骤：提供半导体结构，所述半导体结构具有外围电路；在所述半导体结构上形成叠层结构，所述叠层结构包括核心区及字线连接区；在所述核心区形成沟道孔；在所述沟道孔中形成存储器膜及沟道层；在所述字线连接区形成接触孔，所述接触孔显露所述外围电路；在所述接触孔中形成绝缘侧壁及填充导电支撑柱，所述导电支撑柱连接所述外围电路。

可选地，在所述沟道孔中形成存储器膜及沟道层包括步骤：在所述沟道孔的侧壁上形成阻挡层；在所述阻挡层上形成电荷捕获层；在所述电荷捕获层上形成隧穿层；在所述隧穿层上形成所述沟道层。

可选地，所述制作方法还包括步骤：在所述外围电路及所述核心区之间形成共源极线层，所述共源极线层与所述外围电路连接。

可选地，形成所述共源极线层包括步骤：在所述外围电路上形成金属层；在所述金属层上形成掺杂半导体层，所述掺杂半导体层与所述金属层形成欧姆接触。可选地，还包括步骤：在所述沟道孔的底部形成掺杂多晶硅层，且后续形成的所述沟道层与所述掺杂多晶硅层接触。

可选地，所述叠层结构包括交替层叠的介质层及牺牲层，所述制作方法还包括步骤：去除所述叠层结构的所述牺牲层，在相邻的所述介质层之间形成间隙；在所述间隙中填充栅极层。

可选地，去除所述牺牲层包括步骤：在所述叠层结构的所述核心区形成栅线隔槽；通过所述栅线隔槽，采用湿法腐蚀工艺去除所述牺牲层。

可选地，还包括步骤：在所述栅线隔槽的侧壁形成隔离层；在所述栅线隔槽中填充导电材料层。

可选地，所述叠层结构的所述介质层包括二氧化硅层，所述叠层结构的所述牺牲层包括氮化硅层，所述接触孔中的所述绝缘侧壁包括二氧化硅层，所述接触孔中的所述导电支撑柱包括钨。

可选地，所述半导体结构还具有位于所述叠层结构之外的周边区，所述制作方法还包括步骤：在所述字线连接区形成所述接触孔时，在所述周边区形成周边接触孔；在所述接触孔中形成所述绝缘侧壁及填充所述导电支撑柱时，在所述周边接触孔中形成绝缘部及填充导电部，所述导电部连接所述外围电路。

可选地，所述外围电路包括电路层以及位于所述电路层上的布线层。

如上所述，本发明的三维存储器及其制作方法，具有以下有益效果：

本发明提供的三维存储器及其制造方法，在字线连接区采用导电支撑柱来对叠层结构进行支撑，且导电支撑柱同时用于外围电路的电性引出，相较于传统的在字线连接区采用无电性功能的支撑结构，本发明可有效利用字线连接区的面积，减小外围电路引出所需占用的周边区的面积，在有效降低三维存储器的制作成本的同时，提高了三维存储器的集成度及性能。

本发明的核心区的沟道孔与字线连接区的接触孔非同时制作，可有效避免沟道孔填充多晶硅的同时对接触孔填入不平整的多晶硅，从而避免接触孔底部填入多晶硅而造成底部栅极层与伪字线等结构之间的短路或漏电，提高三维存储器的电学稳定性及良率。

附图说明

图1显示为一种三维存储器的结构示意图。

图2显示为本发明实施例的一种三维存储器的结构示意图。

图3显示为本发明实施例的一种三维存储器的制作方法的工艺流程图。

图4～图15显示为本发明实施例的一种三维存储器的制作方法各步骤所呈现的结构示意图。

元件标号说明

111沟道孔

112支撑孔

113第一硅层

114第二硅层

115、116绝缘介质

101基底

102n型深阱区

103p型高压阱区

201栅极结构

202源极

203漏极

30布线层

301互连金属

302层间绝缘层

401金属层

402掺杂半导体层

11核心区

12字线连接区

13周边区

50a叠层结构

50b堆叠结构

501牺牲层

502介质层

503绝缘层

504沟道孔

505掺杂多晶硅层

506间隙

507栅极层

53存储器膜

531阻挡层

532电荷捕获层

533隧穿层

54沟道层

601接触孔

602绝缘侧壁

603导电支撑柱

701周边接触孔

702绝缘部

703导电部

801栅线隔槽

802隔离层

803导电材料层

901字线导电层

s11～s16步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，在三维存储器的制造工艺中，首先在半导体衬底上形成交替堆叠的介质层及牺牲层的叠层结构，该叠层结构包括核心区及字线连接区，所述核心区用于信息的存储；所述字线连接区位于所述叠层结构的端部，用于向所述核心区传输控制信息，以实现信息在所述核心区的读写；然后在同一工艺步骤中，于核心区形成沟道孔111，同时于字线连接区形成支撑孔112，并采用选择性外延生长(selectiveepitaxygrowth，seg)技术于所述沟道孔底部生长一层第一硅层113，第一硅层113在生产的同时会在所述支撑孔中填入第二硅层114，由于核心区的沟道孔与字线连接区的支撑孔的排布密度有较大的差别，因此，字线连接区的支撑孔中第二硅层114的形貌难以控制，导致第二硅层114容易与底部栅极层及伪字线等结构之间连接而造成短路或漏电。最后，需要去除堆叠结构中的牺牲层，以在相邻介质层之间形成间隙；然后在所述间隙中填充栅极层。在这一过程中，为了避免在形成间隙后所述叠层结构出现坍塌，通常需要在所述字线连接区中形成贯穿所述叠层结构的支撑柱，并在这些支撑柱内填充绝缘介质115，并在沟道孔111中填充绝缘介质116，其中，绝缘介质115与绝缘介质116的材料可以相同或不同，填充绝缘介质115后的支撑柱不具备电性功能，占用了字线连接区部分面积。另外，三维存储器通常需要在周边区进行外围电路的引出，导致器件体积的增加。

如图2所示，为了解决上述问题，本实施例提供一种三维存储器，该三维存储器可以为3dnand存储器。所述三维存储器包括半导体结构及堆叠结构50b，所述堆叠结构50b包括核心区11、字线连接区12。

所述半导体结构包括衬底101以及形成在衬底101上的多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等，例如，所述半导体结构包括衬底101，所述衬底101中具有n型深阱区102以及p型高压阱区103，且p型高压阱区103被n型深阱区102包围。所述半导体结构具有外围电路，该外围电路形成在衬底101表面，例如，外围电路包括电路层，电路层例如包括栅极结构201，该栅极结构201形成在p型高压阱区103上。p型高压阱区103中例如形成有源极202和漏极203，来与栅极结构201构成cmos晶体管、mos晶体管等外围器件。这些外围器件用作存储器的不同功能器件，例如缓存器、放大器、译码器等。

上述衬底101可以是单晶硅层。在一些实施例中所述衬底101也可由其它材料制成，例如但不限于硅锗、锗、绝缘体上硅薄膜(soi)。在其它实施例中，所述衬底101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，还可以为叠层结构50a，例如硅/锗硅叠层等。上述p型高压阱区103和n型深阱区102可以通过如离子注入和/或热扩散工艺来获得。

所述外围电路还包括布线层30，布线层30例如包括互连金属301以及层间绝缘层302，互连金属301连接到源极202和漏极203，以进行电信号传导，互连金属301包括但不限于钨、钴、铜和/或铝，层间绝缘层302由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅、和/或掺杂氧化硅。

所述外围电路与所述核心区11对应的区域形成有共源极线层，所述共源极线层与所述外围电路连接。所述共源极线层包括金属层401及位于所述金属层401上的掺杂半导体层402，所述掺杂半导体层402与所述金属层401形成欧姆接触，例如，所述金属层401包括但不限于钨、钴、铜、铝和/或金属硅化物，所述掺杂半导体层402包括但不限于掺杂多晶硅等。

所述堆叠结构50b位于所述外围电路上，例如，所述堆叠结构50b包括交替层叠的栅极层507及介质层502，所述介质层502包括但不限于二氧化硅，所述栅极层507包括但不限于钨、铜或/和铝。

所述堆叠结构50b包括核心区11及字线连接区12，所述核心区11具有沟道孔504，所述沟道孔504(结合图9来看)中形成有存储器膜53及沟道层54，其中沟道层54作为电性导通信道，存储器膜53作为存储从沟道层54注入的电荷的数据存储层，上述的栅极层507作为控制栅极，沟道层54、存储器膜53及栅极层507组成存储单元。所述存储器膜53包括阻挡层531、电荷捕获层532及隧穿层533(结合图10b来看)，其中，所述阻挡层531位于所述沟道孔504的侧壁表面，所述电荷捕获层532位于所述阻挡层531的表面，所述隧穿层533位于所述电荷捕获层532的表面，所述沟道层54位于所述隧穿层533的表面。所述阻挡层531的材质包括但不限于二氧化硅，所述电荷捕获层532的材质包括但不限氮化硅，所述隧穿层533的材质包括但不限于二氧化硅，所述沟道层54的材质包括但不限于p型掺杂的多晶硅。

更进一步地，所述沟道孔504的底部形成有掺杂多晶硅层505，所述沟道层54与所述掺杂多晶硅层505连接，所述掺杂多晶硅层505与所述共源极线层连接，所述掺杂多晶硅层505可有效降低沟道层54与共源极线层之间的电阻。

结合图13和图14来看，所述核心区11还形成有栅线隔槽801，所述栅线隔槽801的侧壁形成有隔离层802，所述栅线隔槽801中填充有导电材料层803，所述导电材料层803与所述共源极线层连接。例如，所述隔离层802的材质可以为二氧化硅等，所述导电材料层803的材质可以为钨等。所述栅线隔槽801一方面可以将多个存储单元划分成存储块(block)，另一方面，可以将共源极线层引出至顶部的电路，可增加电路设计和布局的灵活性。

结合图11和图12来看，所述字线连接区12具有贯穿所述字线连接区12的接触孔601，所述接触孔601中形成有绝缘侧壁602及导电支撑柱603，所述导电支撑柱603连接所述外围电路，所述绝缘侧壁602隔离所述导电支撑柱603与所述栅极层507。例如，所述接触孔601中的所述绝缘侧壁602包括二氧化硅层，所述接触孔601中的所述导电支撑柱603包括钨、钛或氮化钛。所述导电支撑柱603一方面可以对堆叠结构50b进行支撑，另一方面可用于外围电路的电性引出，相较于传统的在字线连接区12采用无电性功能的支撑结构，可有效利用字线连接区12的面积，减小外围电路引出所需占用的周边区13的面积，提高三维存储器的集成度及性能。进一步地，接触孔601底部不会填入多晶硅而造成底部栅极层507与伪字线等结构之间的短路或漏电，可以提高三维存储器的电学稳定性。

结合图7来看，所述字线连接区12可以设置为阶梯结构，以便于栅极层507的引出，所述阶梯结构上覆盖有绝缘层503，所述绝缘层503中具有字线通孔，所述字线通孔中填充有字线导电层901，所述字线导电层901与所述阶梯结构中的所述栅极层507连接。

结合图11和图12来看，所述三维存储器还可以包括周边区13，周边区13位于所述字线连接区12外，所述周边区13具有周边接触孔701，所述周边接触孔701中形成有绝缘部702及导电部703，所述导电部703连接所述外围电路。

需要说明的是，字线连接区12具有的接触孔601足够多而可完全实现外围电路的引出时，所述三维存储器可以不设置周边区13，从而可极大限度的缩小器件的体积。

如图3～图15所示，本实施例还提供一种三维存储器的制作方法，包括以下步骤：

如图3、图4及图5所示，首先进行步骤1)s11，提供半导体结构，所述半导体结构具有外围电路。

所述半导体结构包括衬底101以及形成在衬底101上的多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等，例如，如图4所示，所述半导体结构包括衬底101，所述衬底101中具有n型深阱区102以及p型高压阱区103，且p型高压阱区103被n型深阱区102包围。所述半导体结构具有外围电路，该外围电路形成在衬底101表面，例如，外围电路包括电路层，电路层例如包括栅极结构201，该栅极结构201形成在p型高压阱区103上。p型高压阱区103中例如形成有源极202和漏极203，来与栅极结构201构成cmos晶体管、mos晶体管等外围器件。这些外围器件用作存储器的不同功能器件，例如缓存器、放大器、译码器等。

上述衬底101可以是单晶硅层。在一些实施例中所述衬底101也可由其它材料制成，例如但不限于硅锗、锗、绝缘体上硅薄膜(soi)。在其它实施例中，所述衬底101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，还可以为叠层结构50a，例如硅/锗硅叠层等。上述p型高压阱区103和n型深阱区102可以通过如离子注入和/或热扩散工艺来获得。

所述外围电路还包括布线层30，布线层30例如包括互连金属301以及层间绝缘层302，互连金属301连接到源极202和漏极203，以进行电信号传导，互连金属301包括但不限于钨、钴、铜和/或铝，层间绝缘层302由绝缘材料制成，包括但不限于氧化硅、氮化硅、氮氧化硅、和/或掺杂氧化硅。所述互连金属301形成工艺可以采用薄膜沉淀工艺，包括但不限于化学气相沉积法(cvd)、物理气相沉积法(pvd)、原子层沉积法(ald)或电镀工艺，也可以使用光刻、化学机械平坦化、干法/湿法刻蚀。层间绝缘层302的形成工艺可以采用薄膜沉淀工艺，包括但不限于化学气相沉积法(cvd)、物理气相沉积法(pvd)或原子层沉积法(ald)。

尽管此处描述了半导体结构的示例性构成方法，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。

如图6及图7所示，然后进行步骤2)s12，在所述半导体结构上形成叠层结构50a，所述叠层结构50a包括核心区11及字线连接区12，字线连接区12位于所述叠层结构50a的端部区域。

例如，可以采用如化学气相沉积法(cvd)、物理气相沉积法(pvd)或原子层沉积法(ald)等形成所述叠层结构50a，所述叠层结构50a包括交替层叠的介质层502及牺牲层501，所述叠层结构50a的所述介质层502包括但不限于二氧化硅层，所述叠层结构50a的所述牺牲层501包括但不限于氮化硅层，所述介质层502与所述牺牲层501在同一刻蚀/腐蚀工艺中具有一定的选择比。

如图7所示，接续刻蚀所述字线连接区12以形成台阶结构并在所述字线连接区12上覆盖绝缘层503，该台阶结构可有利于后续栅极层507的引出。

在形成所述叠层结构50a前，可先在所述外围电路及所述核心区11之间形成共源极线层，所述共源极线层与所述外围电路连接，如图6所示。例如，形成所述共源极线层包括步骤：在所述外围电路上形成金属层401；在所述金属层401上形成掺杂半导体层402，所述掺杂半导体层402与所述金属层401形成欧姆接触，所述共源极线层与所述外围电路连接。例如，所述金属层401包括但不限于钨、钴、铜铝和/或金属硅化物，所述掺杂半导体层402包括但不限于掺杂多晶硅等。

如图8所示，接着进行步骤3)s13，在所述核心区11形成沟道孔504。

例如，可以采用光刻工艺及刻蚀工艺在所述核心区11形成沟道孔504，该沟道孔504贯穿至所述共源极线层。在形成所述沟道孔504时，保持所述字线连接区12处于遮挡状态，如采用光阻或/及硬掩膜等遮挡所述字线连接区12，使得所述字线连接区12未形成有支撑孔。

然后，还可以采用选择性外延生长等方法在所述沟道孔504的底部形成掺杂多晶硅层505，且后续形成的所述沟道层54与所述掺杂多晶硅层505接触，所述掺杂多晶硅层505可有效降低沟道层54与共源极线层之间的电阻，如图9所示。由于字线连接区12中未形成有支撑孔，可以避免掺杂多晶硅填入字线连接区12的支撑孔中而导致后续器件漏电的产生。

如图10a及图10b所示，其中，图10b显示为图10a虚线框处的放大结构示意图，然后进行步骤4)s14，在所述沟道孔504中形成存储器膜53及沟道层54。

例如，在所述沟道孔504中形成存储器膜53及沟道层54包括步骤：在所述沟道孔504的侧壁上形成阻挡层531；在所述阻挡层531上形成电荷捕获层532；在所述电荷捕获层532上形成隧穿层533；在所述隧穿层533上形成所述沟道层54，所述沟道层54与所述掺杂多晶硅层505接触。所述阻挡层531的材质包括但不限于二氧化硅，所述电荷捕获层532的材质包括但不限氮化硅，所述隧穿层533的材质包括但不限于二氧化硅，所述沟道层54的材质包括但不限于p型掺杂的多晶硅。

为了进一步降低所述沟道层54与所述沟道孔底部的掺杂多晶硅层505的接触电阻，本示例可以先对所述掺杂多晶硅层505的表面进行刻蚀，以将其表面的存储器膜53去除，再形成所述沟道层54，从而提高沟道层54与掺杂多晶硅层505的接触面积，降低接触电阻。

如图11所示，接着进行步骤5)s15，在所述字线连接区12形成接触孔601，所述接触孔601显露所述外围电路。

例如，可以采用光刻工艺及刻蚀工艺在所述字线连接区12形成接触孔601，刻蚀工艺停止在所述布线层30的互连金属301上，使得所述接触孔601的底部显露所述互连金属301。

在一具体实施例中，所述半导体结构还具有位于所述叠层结构50a之外的周边区13，在所述字线连接区12形成所述接触孔601时，还同时在所述周边区13形成周边接触孔701，所述周边接触孔701的底部显露所述互连金属301。

如图12所示，接着进行步骤6)s16，在所述接触孔601中形成绝缘侧壁602及填充导电支撑柱603，所述导电支撑柱603连接所述外围电路，同时，在所述周边接触孔701中形成绝缘部702及填充导电部703，所述导电部703连接所述外围电路。

例如，可以采用如化学气相沉积法(cvd)、物理气相沉积法(pvd)或原子层沉积法(ald)等在所述接触孔601中形成绝缘侧壁602，然后用干刻蚀法打开接触孔601底部，采用如物理气相沉积法(pvd)、化学气相沉积法(cvd)，原子层沉积法(ald)，电镀法等在所述接触孔601中填充导电支撑柱603。所述接触孔601中的所述绝缘侧壁602包括二氧化硅层，所述接触孔601中的所述导电支撑柱603包括钨、钛或氮化钛。所述导电支撑柱603一方面可以在后续去除牺牲层501的过程中，叠层结构50a进行支撑，另一方面可用于外围电路的电性引出，相较于传统的在字线连接区12采用无电性功能的支撑结构，可有效利用字线连接区12的面积，减小外围电路引出所需占用的周边区13，提高三维存储器的集成度及性能。进一步地，接触孔601底部不会填入多晶硅而造成底部栅极层507与伪字线等结构之间的短路或漏电，可以提高三维存储器的电学稳定性。

如图13及图14所示，接着进行步骤7)，去除所述叠层结构50a的所述牺牲层501，在相邻的所述介质层502之间形成间隙506以及在所述间隙506中填充栅极层507。

例如，去除所述牺牲层501包括步骤：在所述叠层结构50a的所述核心区11形成栅线隔槽801，然后通过所述栅线隔槽801，采用湿法腐蚀工艺去除所述牺牲层501。另外，在一实施例中，还包括步骤：在所述栅线隔槽801的侧壁形成隔离层802以及在所述栅线隔槽801中填充导电材料层803。所述栅线隔槽801一方面可以将多个存储单元划分成存储块(block)，另一方面，可以将共源极线层引出至顶部的电路，可增加电路设计和布局的灵活性。

如图15所示，最后进行步骤8)，在所述绝缘层503中形成字线通孔，并在所述字线通孔中填充字线导电层901，所述字线导电层901与所述阶梯结构中的所述栅极层507连接，以实现所述栅极层507的引出。

需要说明的是，在上述示例中，是先在核心区11形成沟道孔504及沟道孔504内结构，然后再制备字线连接区12的接触孔601及接触孔601内结构。然而，在其他示例中，也可以先在字线接触区形成接触孔601及接触孔601内结构，再制备核心区11的沟道孔504及沟道孔504内结构，这些次序的改变，应涵盖在本发明所要求保护的范围之内。

如上所述，本发明的三维存储器及其制作方法，具有以下有益效果：

本发明提供的三维存储器及其制造方法，在字线连接区12采用导电支撑柱603来对叠层结构50a进行支撑，且导电支撑柱603同时用于外围电路的电性引出，相较于传统的在字线连接区12采用无电性功能的支撑结构，本发明可有效利用字线连接区12的面积，减小外围电路引出所需占用的周边区13的面积，在有效降低三维存储器的制作成本的同时，提高了三维存储器的集成度及性能。

本发明的核心区11的沟道孔504与字线连接区12的接触孔601非同时制作，可有效避免沟道孔504填充多晶硅的同时对接触孔601填入不平整的多晶硅，从而避免接触孔601底部填入多晶硅而造成底部栅极层507与伪字线等结构之间的短路或漏电，提高三维存储器的电学稳定性及良率。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。