半导体器件的制造方法及半导体器件与流程

本发明涉及半导体制造领域，特别是涉及一种半导体器件的制造方法及半导体器件。

背景技术：

对于应用于离子辐射环境下的集成电路，比如应用于太空，核电站，环境探测等领域，辐射会对集成电路造成验证破坏，因此需要对半导体器件进行工艺加固，以提高集成电路的抗辐射性能。

目前主流的集成电路都是采用cmos(complementarymetaloxidesemiconductor，互补金属氧化物半导体)架构，cmos主要有nmos和pmos两种类型；而辐射造成的电离损伤主要形成电离正电荷，所以对于pmos来说，只会造成瞬间集成电路速度变慢，不会产生破坏性结果，随着复合时间拉长会自恢复。而对于nmos来说，会对集成电路形成破坏性损伤。

传统的标准cmos集成电路制造技术制造的芯片，不具备抗辐射能力，主要原因在于辐射产生瞬间阈值电压漂移会造成集成电路漏电甚至器件误开启，电路误翻转等问题。

技术实现要素：

基于此，有必要针对上述问题，提供一种新的半导体器件的制造方法及半导体器件。

一种半导体器件的制造方法，包括：

获得衬底，衬底上形成有用于隔离出有源区的隔离结构。

在p型阱区上形成有源区。

在有源区与隔离结构边界处的第一侧和与第一侧相对的第二侧形成阈值电压补偿区域。

在源极区和漏极区之间的区域的上方形成栅极。

其中，有源区包括形成于p型阱区中的源极区和漏极区；第一侧和第二侧的连线垂直于所述有源区的导电沟道方向，阈值电压补偿区域的空穴浓度大于所述p型阱区的空穴浓度。

在其中一个实施例中，栅极包括形成于衬底上的栅氧化层和形成于栅氧化层上的多晶硅栅，形成栅极的步骤包括使用化学气相沉积工艺形成栅氧化层。

在其中一个实施例中，化学气相沉积的工艺温度大于等于450摄氏度小于或等于800摄氏度。

在其中一个实施例中，化学气相沉积的工艺气体包括一氧化二氯和二氯二氢硅。

在其中一个实施例中，形成栅氧化层的步骤位于形成阈值电压补偿区域的步骤之后。

在其中一个实施例中，通过离子注入工艺形成阈值电压补偿区域，离子注入的注入材料至少包括硼、二氟化硼、铟中的一种。

一种半导体器件，包括：

衬底，所述衬底包括有源区，所述有源区包括源极区和漏极区。

p型阱区，位于所述衬底上。

隔离结构，用于隔离出有源区。

阈值电压补偿区域，设置于有源区与隔离结构边界处的第一侧和与第一侧相对的第二侧，第一侧和第二侧的连线垂直于有源区的导电沟道方向，阈值电压补偿区域的空穴浓度大于所述p型阱区的空穴浓度。

栅极，设置在源极区和漏极区之间的区域的上方。

在其中一个实施例中，隔离结构是浅槽隔离结构。

在其中一个实施例中，有源区在横截面上被隔离结构包围从而形成封闭图形，第一侧和第二侧是封闭图形的相对两侧。

在其中一个实施例中，半导体器件是互补金属氧化物半导体器件。

上述半导体器件及其制造方法，通过在有源区与隔离结构交界处的相对两侧设置空穴浓度更高的阈值电压补偿区域，能够中和该区域内由于辐射感生的负电荷，形成了多阈值沟道结构，能够避免器件受到辐射后产生电路漏电设置器件误开启、电路误翻转等问题。

附图说明

图1为nmos的平面版图；

图2为图1nmos的剖面图；

图3为图1中沿x-x线的剖面示意图；

图4为图1中沿y-y线的剖面示意图；

图5为一实施例中半导体器件制造方法的流程图；

图6为一实施例中隔离结构形成的流程图；

图7为一实施例中阈值电压补偿区域的示意图；

图8为图7所示结构对应的平面版图。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于p型和n型杂质，为区分掺杂浓度，简易的将p+型代表重掺杂浓度的p型，p型代表中掺杂浓度的p型，p-型代表轻掺杂浓度的p型，n+型代表重掺杂浓度的n型，n型代表中掺杂浓度的n型，n-型代表轻掺杂浓度的n型。

传统的标准cmos集成电路制造技术制造的芯片，不具备抗辐射能力，主要原因在于辐射产生瞬间阈值电压漂移会造成集成电路漏电甚至器件误开启，电路误翻转等问题。传统的nmos的平面版图如图1所示，其剖面图如图2所示。

图1-2中的结构包括p阱区102、有源区104、漏极区106、源极区108、栅极区110、接触孔112、多晶硅栅114、栅氧化层116、衬底118和浅槽隔离(sti，shallowtrenchisolation)120，其中多晶硅栅114和栅氧化层116一起构成器件的栅极区110。

在辐射环境下，浅槽隔离里面的填充物-二氧化硅介质会产生电子-空穴对，由于电子在获得一定的激活能的情况下可以越过二氧化硅和硅的势垒跑掉，从而在sti二氧化硅介质中留下正电荷，多余的正电荷会使临近的硅表面反型形成漏电通道(参见图1中箭头方向),造成器件横向和纵向的sti隔离失效。由于浅槽隔离氧化层在辐射环境下主要产生额外的正电荷，引起硅表面感生负电荷，使得器件在有源区边界区域的阈值电压大幅度降低，形成漏电路径，隔离失效，器件误操作。

辐射影响区域主要为有源区和隔离结构的边界区域，图3为图1中沿x-x线的剖面示意图包括多晶硅栅302、栅氧化层304、浅槽隔离结构306和辐射影响区域308，浅槽隔离结构306在辐射环境下产生额外的正电荷。图4为图1中沿y-y线的剖面示意图，包括多晶硅栅402、栅氧化层404、源极区406漏极区408、浅槽隔离结构410和辐射影响区域412；由于cmos为平面器件，工作电流横向流动，所以只有沟通(栅极区覆盖)区域会有阈值电压影响，因此漏电通路局限于图1中箭头方向所示区域。

如图5，本发明提供一种半导体器件的制造方法,包括：

s102，获得衬底,所述衬底上形成有用于隔离出有源区的隔离结构。

s104，在衬底上形成p型阱区。

s106，在p型阱区上形成有源区。

s108，形成阈值电压补偿区域。

在有源区与隔离结构边界处的第一侧和与第一侧相对的第二侧形成阈值电压补偿区域。

s110，在源极区和漏极区之间的区域的上方形成栅极。

在一个实施例中，步骤s110完成后的结构可以参见图7，图8为图7所示结构对应的平面版图。其中，有源区包括形成于p型阱区703中的源极区705和漏极区707。阈值电压补偿区域708形成于有源区与隔离结构710边界处的第一侧和与第一侧相对的第二侧，第一侧和第二侧的连线垂直于有源区的导电沟道方向，阈值电压补偿区域708的空穴浓度大于p型阱区703的空穴浓度，阈值电压补偿区域708形成于正常阈值电压区域706的两侧。栅极形成于源极区和漏极区之间的区域的上方。在图7和图8所示的实施例中，栅极包括形成于衬底上的栅氧化层704和形成于栅氧化层704上的多晶硅栅702。

上述半导体器件的制造方法，通过在有源区与隔离结构边界处的第一侧和与第一侧相对的第二侧增设空穴浓度更高的阈值电压补偿区域，能够中和该区域内由于辐射感生的负电荷，形成了多阈值沟道结构，能够避免器件受到辐射后产生电路漏电设置器件误开启、电路误翻转等问题。

在一个实施例中，阈值电压补偿区域是通过离子注入工艺形成。在一个实施例中，离子注入的注入材料至少包括硼、二氟化硼、铟等p型注入材料中的一种。

如图6所示，在一个实施例中，所述隔离结构是浅槽隔离结构，所述隔离结构的形成包括以下工艺步骤：

s202，形成隔离氧化层。

s204，沉积形成氮化物保护层。

s206，光刻、刻蚀形成所述浅槽隔离沟槽。

s208，形成沟槽氧化物。

s210，去除氮化物保护层。

在一个实施例中，步骤s110中形成栅极的步骤包括使用化学气相沉积工艺形成栅氧化层704。

在本申请相应的实施例中，对栅氧制造工艺进行了改良，利用化学气相沉积工艺(cvd,chemicalvapordeposition)替代目前器件制造过程中常规的炉管栅氧制造工艺，从而得到低热预算衬底无消耗的栅氧。

在部分实施例中，步骤s108是通过离子注入工艺在有源区与隔离结构边界处的第一侧和与第一侧相对的第二侧(即图7中的708区域)增加额外的p型掺杂形成空穴浓度更高的阈值电压补偿区域，那么对于形成栅氧化层的步骤在形成阈值电压补偿区域的步骤之后的实施例，栅氧制造过程中的高温制程(低温成膜缺陷密度高,致密性差,不能用作栅氧介质层)会对掺杂离子的分布造成影响，使高掺杂区域向沟道区域扩散，一方面降低了高掺杂区域的杂质浓度造成掺杂失效，另一方面造成正常阈值电压区域的沟道掺杂不均匀，阈值电压不稳定。采用化学气相沉积工艺制造栅氧，由于该工艺可以使用比炉管栅氧制造工艺(即热氧化)更低的工艺温度，因此可以降低栅氧栅氧工艺对掺杂分布的负面影响。

表1

如表1所示，为常规炉管栅氧制造工艺与化学气相沉积栅氧制造工艺对比表，通过对比表可以看出，与化学气相沉积工艺相比常规炉管工艺制造热预算极高，并且常规炉管工艺成膜致密性差，缺陷多，二氧化硅固有的对衬底杂质强吸附能力会严重影响多阈值沟道分布状况，同时炉管工艺制造氧化层时需要消耗硅衬底，增加步骤s108中形成多阈值电压的难度，而化学气相沉积工艺克服了上述问题。

由于化学气相沉积栅氧制造工艺低温成膜缺陷密度高,致密性差,因此一般不能用作栅氧介质层。在一个实施例中，化学气相沉积栅氧制造工艺的工艺温度大于等于450摄氏度且小于或等于800摄氏度，优选地工艺温度为780摄氏度；实际工艺制程中，可以根据产品需求调整化学气相沉积栅氧制造工艺的工艺温度，例如500摄氏度，600摄氏度等。化学气相沉积的工艺气体包括一氧化二氯和二氯二氢硅，其中，一氧化二氯和二氯二氢硅在沉积步的单位时间体积流量比大于等于1.8:1且小于等于3.5:1。

本发明还提供一种半导体器件，包括：

衬底，所述衬底包括有源区，所述有源区包括源极区和漏极区；

p型阱区，位于所述衬底上；

隔离结构，用于隔离出所述有源区；

阈值电压补偿区域，设置于所述有源区与所述隔离结构边界处的第一侧和与第一侧相对的第二侧，所述第一侧和第二侧的连线垂直于所述有源区的导电沟道方向，所述阈值电压补偿区域的空穴浓度大于所述p型阱区的空穴浓度；

栅极，设置在所述源极区和漏极区之间的区域的上方。

上述半导体器件及其制造方法，通过在有源区与隔离结构交界处的相对两侧设置空穴浓度更高的阈值电压补偿区域，能够中和该区域内由于辐射感生的负电荷，形成了多阈值沟道结构，能够避免器件受到辐射后产生电路漏电设置器件误开启、电路误翻转等问题。

在一个实施例中，所述隔离结构是浅槽隔离结构。

在一个实施例中，所述有源区在横截面上被所述隔离结构包围从而形成封闭图形，所述第一侧和第二侧是所述封闭图形的相对两侧。

在一个实施例中，所述半导体器件是互补金属氧化物半导体器件。

在一个实施例中，本申请的半导体器件的结构可以参见图7和图8。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。