一种半导体器件及其制造方法与流程

本发明涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制造方法。

背景技术：

随着器件尺寸的不断减小，在进入纳米尺寸以后，临近半导体物理器件的极限问题接踵而来，使得器件性能受到影响。

应力工程对于器件性能的提高起到重要的作用，通过应力工程可以使得mos器件速度提升的同时，保证器件漏电并不升高，若能将应力工程更直接的应用于器件的沟道，则能够对器件产生更大的应力作用，使得器件的速度及性能得到更大的提升。

技术实现要素：

有鉴于此，本发明的目的在于提供一种半导体器件及其制造方法，实现器件的临近应力效应，提升器件速度及性能。

为实现上述目的，本发明有如下技术方案：

一种半导体器件的制造方法，包括：

提供衬底，所述衬底上形成有栅极以及栅极侧壁上的侧墙，所述侧墙包括内侧墙和外侧墙，所述外侧墙的厚度大于内侧墙的厚度；

在所述栅极两侧的衬底中形成源漏区；

去除所述外侧墙；

形成覆盖所述源漏区、内侧墙以及栅极的介质材料的应力层。

可选地，在去除所述外侧墙与覆盖应力层的步骤之间，还包括：

在所述源漏区上形成金属硅化物层。

可选地，所述内侧墙的厚度小于100埃，所述外侧墙的厚度范围为300-1000埃。

可选地，所述内侧墙为叠层结构。

可选地，所述内侧墙为氧化硅及其上的氮化硅层的叠层，所述外侧墙为氧化硅。

可选地，所述应力层包括拉应力材料。

可选地，所述拉应力材料为拉应力氮化硅。

一种半导体器件，包括：

衬底；

所述衬底上的栅极；

所述栅极两侧衬底中的源漏区；

所述栅极侧壁上的内侧墙，且所述内侧墙向所述衬底延伸至所述源漏区；

覆盖所述源漏区、内侧墙以及栅极的介质材料的应力层。

可选地，还包括：

所述源漏区上的金属硅化物层。

可选地，所述应力层包括拉应力材料。

本发明实施例提供的半导体器件及其形成方法，在栅极的侧壁上依次形成有内侧墙和外侧墙，且外侧墙的厚度是大于内侧墙的厚度的，在形成源漏区之后，将外侧墙去除，并覆盖应力层。这样，在去除外侧墙之后，栅极两侧被较厚的外侧墙覆盖的部分暴露出来，重新覆盖应力层之后，可以在距离沟道更近的区域上形成应力层，从而，实现器件的临近应力效应，对器件产生更大的应力作用，使得器件的速度及性能得到更大的提升。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1示出了根据本发明实施例半导体器件的制造方法的流程示意图；

图2-7示出了根据本发明实施例的制造方法形成半导体器件过程中的器件剖面结构示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。

其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

正如背景技术中的描述，应力工程对于器件性能的提高起到重要的作用，通过应力工程可以使得mos器件速度提升的同时，保证器件漏电并不升高，若能将应力工程更直接的应用于器件的沟道，则能够对器件产生更大的应力作用，使得器件的速度及性能得到更大的提升。

为此，本申请提出了一种半导体器件及其制造方法，在栅极的侧壁上依次形成有内侧墙和外侧墙，且外侧墙的厚度是大于内侧墙的厚度的，在形成源漏区之后，将外侧墙去除，并覆盖应力层。这样，在去除外侧墙之后，栅极两侧被较厚的外侧墙覆盖的部分暴露出来，重新覆盖应力层之后，可以在距离沟道更近的区域上形成应力层，从而，实现器件的临近应力效应，对器件产生更大的应力作用，使得器件的速度及性能得到更大的提升。

以下将结合流程图图1以及附图2-7对具体的实施例进行详细的描述。

参考图1所示，在步骤s01，提供衬底100，所述衬底100上形成有栅极110以及栅极110侧壁上的侧墙，所述侧墙包括内侧墙112和外侧墙114，所述外侧墙114的厚度大于内侧墙112的厚度，参考图4所示。

在本申请实施例中，衬底100可以为半导体衬底，半导体衬底例如可以为si衬底、ge衬底、sige衬底、soi(绝缘体上硅，silicononinsulator)或goi(绝缘体上锗，germaniumoninsulator)等。在其他实施例中，半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如gaas、inp或sic等，还可以为叠层结构，例如si/sige等，还可以为其他外延结构，例如sgoi(绝缘体上锗硅)等。在本实施例中，该衬底100可以为硅衬底。

在衬底100中可以已经形成有隔离结构(图未示出)，隔离结构可以包括二氧化硅或其他可以分开器件的有源区的材料，隔离结构例如可以为浅沟槽隔离(sti，shallowtrenchisolation)，隔离结构的周围的衬底区域即为有源区。

在有源区的衬底100上，已经形成有栅极110，栅极110与衬底之间还形成有栅介质层102。其中，栅介质层104例如可以为热氧化层或其他合适的介质材料，例如氧化硅或高k介质材料，高k介质栅材料例如铪基氧化物，hfo2、hfsio、hfsion、hftao、hftio等中的一种或其中几种的组合。栅极110可以为单层或多层结构，例如可以为多晶硅、非晶硅或金属电极材料或他们的组合，金属电极材料可以为tin、tial、al、tan、tac、w一种或多种组合。可以在生长栅介质材料以及栅极材料之后，进行图案化，来形成栅介质层102及其上的栅极110，参考图2所示。

栅极110的侧壁上已经形成有侧墙，侧墙包括内侧墙112和外侧墙114，内侧墙112更靠近栅极110的侧壁，外侧墙114为牺牲侧墙，其较内侧墙112具有更厚的厚度，这样，在去除外侧墙114之后，可以留下较薄的内侧墙112作为栅极110的隔离，同时，较厚的外侧墙的区域可以用于形成距离沟道更近且具有更多面积的应力层，从而，利于提升器件的应力作用，实现临近应力效应。

在一些实施例中，外侧墙114的厚度可以是内侧墙112厚度的3倍以上，内侧墙112为叠层时，其中侧墙的厚度为侧墙材料的沉积厚度，该厚度为从栅极110侧壁沿平行衬底100方向延伸的尺寸。

在本申请实施例中，内侧墙112可以包括叠层结构，可以包括氧化硅、氮化硅、氮氧化硅或他们的组合，在本实施例中，内侧墙112可以包括由内向外依次层叠的氧化硅112-1和氮化硅112-2的叠层，外侧墙114可以为氧化硅。在具体的应用中，内侧墙112的厚度可以小于100埃，外侧墙的厚度的范围可以为300-1000埃或更多。

在具体的实施例中，可以通过以下步骤来形成内侧墙112和外侧墙114。

具体的，首先，在形成栅极110之后，依次进行内侧墙112-1、112-2和外侧墙114的沉积，参考图3所示，内侧墙112-1、112-2的材料可以为氧化硅和其上的氮化硅，外侧墙114的材料可以为氧化硅。

而后，可以采用各向异性刻蚀，例如可以为rie(反应离子刻蚀)，沿垂直方向进行内侧墙112和外侧墙114材料的刻蚀，直至暴露衬底100的表面，这样，栅极110上表面以及栅极110侧壁之外的侧墙材料都将被去除，仅栅极110侧壁的侧墙材料保留下来，从而，形成内侧墙112及外侧墙114，参考图4所示。

在步骤s02，在所述栅极110两侧的衬底100中形成源漏区120，参考图5所示。

可以根据器件类型的需要，进行离子注入掺杂粒子，并进行退火激活掺杂，来形成源漏区120，具体的，可以注入n型或p型的掺杂粒子，n型掺杂的掺杂粒子例如可以为n、p、as、s等，p型掺杂的掺杂粒子例如可以为b、al、ga或in等。

在步骤s03，去除所述外侧墙114，参考图5所示。

该步骤中，将外侧墙114去除，外侧墙114去除之后，栅极110仅由较薄的内侧墙112隔离，去除的外侧墙的区域将用于形成应力层。

在具体的应用中，可以采用干法或湿法去除该外侧墙114，本实施例中，可以采用湿法腐蚀去除氧化硅的外侧墙114。

在去除外侧墙114之后，可以进行金属硅化工艺，在源漏区120上形成金属硅化物层122，栅极110包括多晶硅时，还可以同时在栅极110上形成金属硅化物层124，参考图6所示。

金属硅化物层122/124可以通过金属硅化工艺形成，金属硅化工艺中，在生长金属层之后，通过热处理工艺，使得金属和与其接触的半导体材料之间发生反应，而其他介质材料并不与金属发生反应，从而，形成金属硅化物层。在本申请实施例中，金属的材料例如可以为ni、ti或co等，在暴露的硅上通过ni、ti、co等的金属硅化工艺之后，形成金属硅化物层分别为nisix、tisix、cosix。此处的金属层以及金属硅化物层仅为示例，还可以为其他任意可以由可以发生金属硅化反应的金属材料形成的金属硅化物层，本申请对此不作特别的限定。

在去除外侧墙114之后形成源漏区120上的金属硅化物层122，可以避免外侧墙114去除时对金属硅化物层122的损伤，同时，可以在金属硅化工艺中，修复外侧墙去除时源漏区120损伤的表面，提高工艺集成度以及工艺质量。

在步骤s04，形成覆盖所述源漏区120、内侧墙112以及栅极110的介质材料的应力层130，参考图7所示。

在栅极110上以及栅极110侧面的有源区上都覆盖了介质材料的应力层130，该应力层130将一直保留下来作为器件的应力作用层，由于在外侧墙去除之后，仅留下了留下较薄的内侧墙112作为栅极110的隔离，较厚的外侧墙的区域形成了距离沟道更近的且具有更多面积的应力层130，通过该应力层130可以透过较薄的内侧墙112向沟道施加应力，从而更直接地应用于器件的沟道，则能够对器件产生更大的应力作用，使得器件的速度及性能得到更大的提升，实现临近应力效应。

可以根据器件的需要，选择所需应力类型的材料作为应力层，可以为具有拉应力或压应力的介质材料，本实施例中，应力层130包括拉应力材料，例如可以为具有高拉应力的氮化硅，在具体的应用中，可以采用pecvd(plasmaenhancedchemicalvapordeposition，等离子体化学气相沉积)的方法来形成高拉应力的氮化硅，可以通过在沉积工艺中调节工艺气体中氮、硅、氢等的比例，来调节具体应力的大小，实现所需应力大小的应力层。

之后，可以继续器件的其他加工工艺，可以包括：在源漏区上形成层间介质层以及形成贯通层间介质层及应力层130至源漏区120的接触塞(图未示出)等。

以上对本申请实施例的半导体器件的制造方法进行了详细的描述，此外，本申请还提供了由上述方法形成的半导体器件，参考图7所示，包括：

衬底100；

所述衬底100上的栅极110；

所述栅极110两侧衬底100中的源漏区120；

所述栅极120侧壁上的内侧墙112，且所述内侧墙112向所述衬底100延伸至所述源漏区120；

覆盖所述源漏区120、内侧墙112以及栅极110的介质材料的应力层130。

进一步地，还包括：所述源漏区120上的金属硅化物层122。

进一步地，还包括：源漏区120上的层间介质层以及贯通层间介质层及应力层130至源漏区120的接触塞。

进一步地，所述内侧墙112的厚度小于所述内侧墙112向所述衬底100延伸的长度。

进一步地，所述内侧墙的厚度可以小于100埃，所述内侧墙112向所述衬底100延伸的长度范围可以为300-1000埃。

进一步地，所述内侧墙112可以为叠层结构。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。

以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。