一种碳化硅单侧深L形基区结构的MOSFET器件及其制备方法与流程

本发明属于微电子技术领域，具体涉及一种碳化硅单侧深l形基区结构的mosfet器件及其制备方法。

背景技术：

宽带隙半导体材料碳化硅具有较大的禁带宽度，较高的临界击穿电场，高热导率和高电子饱和漂移速度等优良物理和化学特性，适合制作高温，高压，大功率，抗辐照的半导体器件。在功率电子领域中，功率mosfet器件已被广泛应用，它具有栅极驱动简单，开关时间短等特点。

在传统的槽栅结构mosfet中，栅介质层拐角处电场集中导致栅介质层击穿，使得器件在低于额定击穿电压下发生击穿，严重影响到器件的正向阻断特性。

技术实现要素：

为了解决现有技术中存在的上述问题，本发明提供了一种碳化硅单侧深l形基区结构的mosfet器件及其制备方法。本发明要解决的技术问题通过以下技术方案实现：

本发明的一个实施例提供了一种碳化硅单侧深l形基区结构的mosfet器件，包括：

栅介质层；

基区，包括第一基区和第二基区，分别位于所述栅介质层的两侧；

电流扩散层，位于所述栅介质层和所述第二基区之间；

漂移层，位于所述基区和所述电流扩散层的下表面；

衬底层，位于所述漂移层的下表面；

漏极，位于所述衬底层的下表面；

多晶硅层，位于所述栅介质层的内表面；

栅极，位于所述多晶硅层的上表面。

第一源区，位于所述基区的预设区域的上表面；

第二源区，位于所述基区的其余区域的上表面；

源极，位于所述第一源区和所述第二源区的上表面。

在本发明的一个实施例中，所述衬底层为n型掺杂的sic衬底。

在本发明的一个实施例中，所述漂移层的厚度为8～10μm。

在本发明的一个实施例中，所述第二基区为截面为l形的p型基区。

在本发明的一个实施例中，所述第一基区和所述第二基区的掺杂元素均为b元素或al元素。

在本发明的一个实施例中，所述b元素或者所述al元素的掺杂浓度均为1×10¹⁷～3×10¹⁷/cm³。

在本发明的一个实施例中，所述第一源区的掺杂元素为b元素或者al元素。

在本发明的一个实施例中，所述第二源区的掺杂元素为p元素或者n元素。

在本发明的一个实施例中，所述源极和所述漏极的材料均为ni/ti/ni/ag叠层金属材料；所述栅极的材料为al。

本发明的另一个实施例提出了一种碳化硅单侧深l形基区结构的mosfet器件的制备方法，包括：

在衬底层的上表面生长漂移层；

在所述漂移层的上表面生长基区；

在所述基区的预设区域生长第一源区；

在所述基区的其余区域生长第二源区；

刻蚀所述第二源区，直到所述漂移层和所述基区中，形成沟槽；

在所述沟槽的底部淀积电流扩散层；

在所述电流扩散层的上表面以及所述沟槽的其余区域的内表面氧化形成栅介质层；

在所述栅介质层内生长多晶硅层；

在所述多晶硅层的上表面制备形成栅极；在所述第一源区和所述第二源区的上表面制备形成源极；在所述衬底层的下表面制备形成漏极。

与现有技术相比，本发明的有益效果：

1、本发明通过改变p型基区的结构，在不增大器件元胞面积的情况下，降低了槽栅拐角电场聚集，提高了mosfet器件的击穿电压；

2、本发明通过p型基区的结构，减小了栅漏之间的电容耦合，减小了器件开关过程中的米勒平台，增大了器件的开关速度，减小了能量损耗，降低了mosfet器件的高频工作下的散热要求；

3、本发明通过低掺杂浓度深l形基区，使得深l形基区一侧的沟道可以正常导电，并且通过深l形基区底部电场屏蔽作用提高器件的击穿电压。

附图说明

图1为本发明实施例提供的一种碳化硅单侧深l形基区结构的mosfet器件的截面结构示意图；

图2为本发明实施例提供的一种碳化硅单侧深l形基区结构的mosfet器件的制备方法的流程示意图；

图3为本发明实施例提供的一种碳化硅单侧深l形基区结构的mosfet器件的漂移层的截面结构示意图；

图4为本发明实施例提供的一种碳化硅单侧深l形基区结构的mosfet器件的基区的截面结构示意图；

图5为本发明实施例提供的一种碳化硅单侧深l形基区结构的mosfet器件的第一源区和第二源区的截面结构示意图；

图6为本发明实施例提供的一种碳化硅单侧深l形基区结构的mosfet器件的电流扩散层的截面结构示意图；

图7为本发明实施例提供的一种碳化硅单侧深l形基区结构的mosfet器件的多晶硅层的截面结构示意图。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

需要说明的是，本实施例中提到的“上”“下”“左”“右”为该mosfet器件结构处于图示状态时的位置关系，“长”为该mosfet器件结构处于图示状态时的横向尺寸，“厚”为该mosfet器件结构处于图示状态时的纵向尺寸。

实施例一

请参见图1，图1为本发明实施例提供的一种碳化硅单侧深l形基区结构的mosfet器件的截面结构示意图。

一种碳化硅单侧深l形基区结构的mosfet器件，包括：

栅介质层101；

基区102，基区102包括第一基区1021和第二基区1022，分别位于栅介质层101的两侧，其中，第二基区1022为截面为深l形结构的p型基区；

电流扩散层104，位于栅介质层101和第二基区1022之间；

漂移层105，位于基区和电流扩散层104的下表面；

衬底层106，位于漂移层105的下表面；

漏极107，位于衬底层106的下表面；

多晶硅层108，位于栅介质层101的内表面；

栅极109，位于多晶硅层108的上表面；

第一源区110，位于基区的预设区域的上表面；

第二源区111，位于基区的其余区域的上表面；

源极112，位于第一源区110和第二源区111的上表面；

进一步地，该衬底层106为n型掺杂的sic衬底，该衬底层106的掺杂元素为p元素或者n元素，p元素或者n元素的掺杂浓度均为5×10¹⁸～1×10²⁰/cm³，高掺杂的衬底层106可以减少mosfet器件的导通电阻，从而改善器件的性能。

在一个具体实施例中，衬底层106的厚度为2～5μm。

进一步地，漂移层105为n-型sic漂移层105，掺杂元素为p元素或者n元素，n-型漂移层105掺杂p元素或者n元素的掺杂浓度均为1×10¹⁵～1×10¹⁶/cm³。该漂移层105主要是为了反向截至工作下承担漏极107电压，防止器件被击穿。

需要说明的是，该漂移层105分为两部分，第一部分位于第二基区1022的下表面，第二部分位于第一基区1021的下表面以及第一部分漂移层105的上表面。

在一个具体实施例中，第一部分漂移层105的厚度为8～10μm。合适的厚度可以增大器件的导通电阻和击穿电压，使得器件的耐压性能增强。

进一步地，电流扩散层104为n型sic电流扩散层104，掺杂元素为p元素或者n元素，n型电流扩散层104掺杂p元素或者n元素的掺杂浓度均为1×10¹⁷～5×10¹⁷/cm³。该n型电流扩散层104位于栅介质层101和第二基区1022之间，主要用于改善器件的导通特性，降低导通电阻，较低浓度的掺杂会改善器件的栅漏电容增大，器件开关特性特化的问题。

进一步地，第一基区1021为截面为方形的p型sic基区102，该p型基区102的掺杂元素为b元素或者al元素；第二基区1022为截面为深l形的p型sic基区103，该p型基区103的掺杂元素为b元素或者al元素；第一基区1021和第二基区1022的掺杂浓度均为1×10¹⁷～3×10¹⁷/cm³。

在一个具体实施例中，通过将第二基区1022制备成深l形的结构，即保留了器件右侧(图1所示)的导电通道，将单个l形的p型第二基区1022延伸至槽栅结构底部，在不增加额外连线的情况下，在槽栅底部增加n型电流扩散层104，利用单个下伸的p型第二基区与n-型漂移层105形成pn结耗尽区，改变原来的电场分布，保护槽栅拐角，提高器件额击穿电压，并且改变栅极109与漏极107之间的电容耦合，减小栅漏寄生电容，增大了mosfet器件的开关速度，减小了开关功耗，于此同时，槽栅底部的电流扩散层103的存在削弱了第二基区1022与n-型漂移层105的jfet效应，减小了l形基区103对器件导通电阻的影响。

需要说明的是，槽栅指的是栅介质层101和栅极109形成的结构。

进一步地，第一源区110为p+型源区，该p+型源区的材料为sic，该p+型源区的掺杂元素为b元素或者al元素，掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

在一个具体实施例中，该第一源区110的长度为0.25～1μm，厚度为0.25～1μm，该第一源区110用于将第一基区1021和第二基区1022连接至源极112。

进一步地，第二源区111为n+型源区，该n+型源区的材料为sic，该n+型源区的掺杂元素为p元素或者n元素，掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

在一个具体实施例中，该第二源区111的长度为0.25～1μm，厚度为0.25～1μm。该第二源区111用于收集电流并传导至源极112。

进一步地，栅介质层101的截面为u形，该栅介质层101的材料为sio2，其厚度为0.05～0.06μm，该栅介质层101用于形成导电沟道。

进一步地，在栅介质层101的u型区域的内表面制备多晶硅层108，该多晶硅层108充满整个u形栅介质层101的u形区域，该多晶硅为p型掺杂，掺杂元素为b元素，掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

进一步地，源极112和漏极107的材料均为ni/ti/ni/ag叠层金属材料；栅极109的材料为al，用于形成欧姆接触。

请参见图2，图2为本发明实施例提供的一种碳化硅单侧深l形基区结构的mosfet器件的制备方法的流程示意图；本发明的另一个实施例还提出了一种碳化硅单侧深l形基区结构的mosfet器件的制备方法，包括以下步骤：

步骤1：选取sic衬底层106，在衬底层106的上表面生长漂移层105。

请参见图3，图3为本发明实施例提供的一种碳化硅单侧深l形基区结构的mosfet器件的漂移层的截面结构示意图；利用外延生长工艺，在衬底层106的上表面外延生长n-型漂移层105，该漂移层105的掺杂元素为p元素或者n元素，n-型漂移层105掺杂p元素或者n元素的掺杂浓度均为1×10¹⁵～1×10¹⁶/cm³。

由图可知，该漂移层105的生长分为两部分，第一部分，先在衬底层106的整体部分生长漂移层105，等生长到一定的厚度时，利用掩膜版，在第一层漂移层105的部分区域生长第二层漂移层105，第一层漂移层105的厚度为8～10μm，漂移层105的掺杂浓度均为1×10¹⁵～1×10¹⁶/cm³。

步骤2：在漂移层105的上表面生长基区102。

请参见图4，图4为本发明实施例提供的一种碳化硅单侧深l形基区结构的mosfet器件的基区的截面结构示意图；利用外延生长工艺，在漂移层103的上表面外延生长p型基区102，该p型基区102厚度最厚的部分为2～4μm，掺杂元素为b元素或者al元素，掺杂浓度为1×10¹⁷～3×10¹⁷/cm³。

步骤3：在基区102的预设区域生长第一源区110。

请参见图5，图5为本发明实施例提供的一种碳化硅单侧深l形基区结构的mosfet器件的第一源区和第二源区的截面结构示意图；利用外延生长工艺或者离子注入工艺，在p型基区102的预设区域生长p+型源区110，该p+型源区110的掺杂元素为b元素或者al元素，掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

步骤4：在基区102的其余区域生长第二源区111。

利用外延生长工艺或者离子注入工艺，在p型基区102的其余区域生长n+型源区111，该n+型源区的掺杂元素为p元素或者n元素，掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

步骤5：刻蚀第二源区111，直到漂移层105和基区102中，形成沟槽。

向下刻蚀第二源区111，一直刻蚀到漂移层105和基区102中，形成沟槽，该沟槽的长度为1～4μm，其深度为2～5μm。如图所示，刻蚀完第二源区111后，基区102变成了两部分，包括第一基区1021和第二基区1022，分别位于沟槽的左右两侧，第一基区1021位于沟槽左侧，截面为方形，位于沟槽右侧的第二基区1022为截面为l形的第二基区1022。

步骤6：在沟槽的底部淀积电流扩散层104。

请参见图6，图6为本发明实施例提供的一种碳化硅单侧深l形基区结构的mosfet器件的电流扩散层的截面结构示意图；在沟槽的底部淀积一层n型电流扩散层104，该n型电流扩散层104的掺杂元素为p元素或者n元素，n型外延层101掺杂p元素或者n元素的掺杂浓度均为1×10¹⁷～5×10¹⁷/cm³。

步骤7：在电流扩散层104的上表面以及沟槽的其余区域的内表面氧化形成栅介质层101；

利用干氧氧化和湿氧氧化工艺，通过对沟槽内其余区域四周的sic进行氧化，形成一层厚度为0.05～0.06μm的sio2栅介质层101，该栅介质层101的截面为u形。

步骤8：在栅介质层101内生长多晶硅层108。

请参见图7，图7为本发明实施例提供的一种碳化硅单侧深l形基区结构的mosfet器件的多晶硅层的截面结构示意图；在栅介质层101的u形区域内淀积形成b元素掺杂的p型多晶硅层108，b元素的掺杂浓度为1×10¹⁹～1×10²⁰/cm³。

步骤9：在多晶硅层108的上表面制备形成栅极109；在第一源区110和第二源区111的上表面制备形成源极112；在衬底层106的下表面制备形成漏极107。

分别在多晶硅层108的上表面淀积厚度为1～5μm的al，形成栅极109；在第一源区110和第二源区111的上表面先淀积一层厚度为100～500nm的ni金属，在ni金属的上表面淀积厚度为2～5μm的ti/ni/ag叠层金属，形成源极112；在衬底层106的下表面先淀积一层厚度为100～500nm的ni金属，在ni金属的下表面淀积厚度为2～5μm的ti/ni/ag叠层金属，形成漏极107。

本发明实施例通过这种方法制备的mosfet器件，通过改变p型基区的结构，在不增大器件元胞面积的情况下，降低了槽栅拐角电场聚集，提高了器件的击穿电压。

此外，本发明实施例通过深l形的p型基区，即保留了器件右侧的导电通道，又通过两个元胞之间深l形p型基区电场耦合起到了保护槽栅拐角的作用，并且与传统的槽栅mosfet结构相比，没有增加额外的面积，提高了器件的可靠性，并且降低了器件设计的复杂性和设计成本。

此外，本发明实施例通过p型基区这种结构，减小了栅漏之间的电容耦合，减小了器件开关过程中的米勒平台，增大了器件的开关速度，减小了能量损耗，降低了器件的高频工作下的散热要求。

此外，本发明实施例通过低掺杂浓度深l形基区，使得深l形基区一侧的沟道可以正常导电，并且通过深l形基区底部电场屏蔽作用提高器件的击穿电压。

在本发明的描述中，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。