存储器结构及其形成方法与流程

本发明涉及半导体制造领域，尤其涉及一种存储器的结构及其形成方法。

背景技术：

随着半导体技术的不断发展，具备存储功能的半导体器件具有愈发重要的地位。

现有的各种半导体存储器件通常包括：静态随机存储器(Static Random Access Memory，SRAM)、闪存(Flash Memory)以及动态随机存储器(Dynamic Random Access Memory，DRAM)等。其中，动态随机存储器是一种常用作为系统内存的存储器，具有广泛的应用场合。

然而，现有的动态随机存储器所占用的面积较大，不利于半导体技术的微小化和集成化的发展需求。

技术实现要素：

本发明解决的技术问题是提供一种存储器结构及其形成方法，所述存储器结构具有较小的空间占用面积以及较高的集成度。

为解决上述技术问题，本发明技术方案提供一种存储器，包括：衬底，所述衬底包括相对的第一面和第二面，所述衬底包括有源区和位于有源区周围的隔离结构；位于有源区第一面表面的栅极结构；分别位于所述栅极结构两侧有源区内的源掺杂区和漏掺杂区；位于所述衬底第一面上的电容结构，所述电容结构与所述源掺杂区电连接；位于所述隔离结构内和所述衬底第一面上的字线结构，所述字线结构与所述栅极结构顶部电连接；位于所述衬底内的位线结构，所述位线结构与所述漏掺杂区电连接。

可选的，所述字线结构包括位于栅极结构顶部的第一导电插塞、位于隔离结构内的字线层、位于字线层表面的第二导电插塞以及连接第一导电插塞和第二导电插塞的导电层。

可选的，所述第一导电插塞、所述第二导电插塞、所述导电层以及所述字线层的材料包括金属；所述金属包括铜、钨、铝、钛、氮化钛和钽中的一种或多种组合。

可选的，所述位线结构包括与漏掺杂区电连接的第三导电插塞以及位于第三导电插塞表面的位线层。

可选的，所述第三导电插塞和所述位线层的材料包括金属，所述金属包括铜、钨、铝、钛、氮化钛和钽中的一种或多种组合。

可选的，所述电容结构包括第一电极板、第二电极板以及位于第一电极板和第二电极板之间的介电层。

可选的，还包括：位于源掺杂区表面的第四导电插塞，所述第四导电插塞与所述电容结构电连接。

可选的，所述第一电极板和第二电极板的材料包括金属，所述金属包括铜、钨、铝、钛、氮化钛和钽中的一种或多种组合；所述介电层材料的介电常数大于3.9，所述介电层的材料包括氧化铪或氧化铝。

可选的，所述漏掺杂区的部分侧壁与所述隔离结构的部分侧壁相接触；所述源掺杂区的部分侧壁与所述隔离结构的部分侧壁相接触。

可选的，所述栅极结构包括：位于衬底第一面表面的栅介质层、以及位于栅介质层表面的栅极层；所述字线结构与所述栅极层顶部电连接。

可选的，还包括：位于所述衬底第一面表面的介质层；所述栅极结构、电容结构和部分字线结构位于所述介质层内。

相应的，本发明技术方案还提供一种形成上述任一种存储器的方法，包括：提供衬底，所述衬底包括相对的第一面和第二面，所述衬底包括有源区和位于有源区周围的隔离结构；在所述衬底第一面表面形成栅极结构；在所述栅极结构两侧衬底内形成源掺杂区和漏掺杂区；在所述隔离结构内和所述衬底第一面上形成字线结构，所述字线结构与所述栅极结构顶部电连接；在所述衬底第一面上形成电容结构，所述电容结构与所述源掺杂区电连接；在所述衬底内形成位线结构，所述位线结构与所述漏掺杂区电连接。

可选的，在形成所述位线结构之前，还包括：对所述衬底的第二表面进行减薄。

可选的，对所述衬底的第二表面进行减薄的方法包括：在形成电容结构和字线结构之后，朝向所述衬底的第一面表面键合承载基底；在键合所述承载基底之后，对所述衬底的第二面表面进行减薄。

可选的，所述衬底减薄后的厚度为1μm～2.5μm。

与现有技术相比，本发明技术方案具有以下有益效果：

本发明技术方案中存储器的形成方法中，在所述衬底内形成位线结构，在所述隔离结构内和衬底第一面形成字线结构，在所述衬底第一面形成电容结构，可以使得所述衬底在垂直于衬底表面方向上的利用率提高，节省了所述存储器在垂直于衬底表面方向上的空间，所形成的存储器结构占用的面积缩小，提高了器件的集成度。

进一步，对所述衬底的第二表面进行减薄，在减薄后的衬底内形成位线结构，使得器件的电路通道变短，则使得开启电路的电流变小，从而使得所述存储器的速度变快，进而使得所述存储器的性能得到提升。

附图说明

图1至图11是本发明实施例的存储器形成过程的剖面结构示意图。

具体实施方式

如背景技术所述，现有的动态随机存储器所占用的空间面积较大。

具体的，所述动态随机存储器结构单元均由一个晶体管和一个电容组成，而所述电容和所述晶体管处于同一个平面，从而导致所述动态随机存储器结构的整体占用面积较大。

为了解决上述问题，本发明提供一种存储器结构及其形成方法，通过在所述衬底内形成位线结构，在所述隔离结构内形成字线结构，在所述衬底第一面形成电容结构，可以使得所述衬底在垂直于衬底表面方向上的利用率提高，节省了所述存储器在垂直于衬底表面方向上的空间，所形成的存储器结构占用的面积缩小，提高了器件的集成度。

为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图11是本发明实施例的存储器形成过程的剖面结构示意图。

请参考图1，提供衬底100，所述衬底100包括相对的第一面和第二面。

所述衬底100包括有源区A和位于有源区A周围的隔离结构101。

所述有源区A为衬底100做有源器件的区域；所述有源器件为必须在外加适当的偏置电压情况下才能正常工作的器件。

所述隔离结构101的形成方法包括：在所述衬底100第一面表面形成图形化的第一掩膜层(未图示)，所述第一掩膜层暴露出部分所述衬底100第一面表面；以所述图形化的第一掩膜层为掩膜刻蚀所述衬底100第一面表面，形成隔离凹槽(未图示)；在所述隔离凹槽内以及所述衬底100第一面表面形成隔离材料层(未图示)；平坦化所述隔离材料层，直至暴露出所述衬底100第一面表面，在所述隔离凹槽内形成所述隔离结构101。

在本实施例中，所述隔离材料层的材料包括氧化硅。

所述隔离结构101用于有源区A各器件隔离的需要。

在本实施例中，所述隔离结构101还为后续在隔离结构101内形成的字线层提供结构支持。

所述衬底100的材料包括：硅、锗、锗化硅、碳化硅、砷化镓或者镓化铟。在本实施例中，所述衬底100的材料包括硅。

请参考图2，在所述衬底100第一面表面形成栅极结构。

所述栅极结构包括：位于衬底100第一面表面的栅介质层(未标示)、以及位于栅介质层表面的栅极层103。

在本实施例中，所述栅极结构还包括位于所述栅介质层和栅极层103侧壁的侧墙结构(未标示)。

在本实施例中，所述栅极结构位于所述有源区A表面。

所述栅极结构的形成方法包括：在所述衬底100第一面表面形成栅介质材料层(未图示)；在所述栅介质材料层上形成栅极材料层(未图示)；在所述栅极材料层上形成图形化的第二掩膜层(未图示)，所述图形化的第二掩膜层暴露出部分栅极材料层的表面；以所述图形化的第二掩膜层为掩膜刻蚀所述栅极材料层和栅介质材料层，直至暴露出所述衬底100第一面表面，形成栅介质层以及位于栅介质层表面的栅极层103；在所述衬底100第一面、所述栅介质层侧壁以及所述栅极层103的表面和侧壁形成侧墙材料层(未图示)，回刻蚀所述侧墙材料层，直至暴露出所述衬底100第一面表面，形成所述栅极结构。

在本实施例中，所述栅极层103的材料包括多晶硅。在其他实施例中，所述栅极层103的材料包括金属。

在本实施例中，所述栅介质层的材料包括氧化硅。在其他实施例中，所述栅介质层的材料包括高K(大于3.9)材料。

请参考图3，在所述栅极结构两侧的衬底100内分别形成源掺杂区104和漏掺杂区105。

所述源掺杂区104和漏掺杂区105位于所述有源区A内。

在本实施例中，所述源掺杂区104的部分侧壁与所述隔离结构101的部分侧壁相接触；所述漏掺杂区105的部分侧壁与所述隔离结构101的部分侧壁相接触。

所述源掺杂区104和漏掺杂区105的形成方法包括：以所述栅极结构为掩膜，对所述栅极结构两侧的衬底100进行离子注入，形成所述源掺杂区104和漏掺杂区105。

所述源掺杂区104和漏掺杂区105内具有掺杂离子，所述掺杂离子包括N型离子或P型离子。

所述P型离子包括：硼离子或铟离子；所述N型离子包括：磷离子或砷离子。

在本实施例中，所述掺杂离子为N型离子。

接下来，在所述隔离结构101内和衬底第一面上形成字线结构，所述字线结构与所述栅极结构顶部电连接，具体形成过程请参考图4至图6。

所述字线结构包括位于栅极结构顶部的第一导电插塞113、位于隔离结构101内的字线层111、位于字线层111表面的第二导电插塞112以及连接第一导电插塞113和第二导电插塞112的导电层114。

请参考图4，在所述隔离结构101内形成字线层111。

所述字线层111位于所述隔离结构101内，可以使得所述衬底在垂直于衬底表面方向上的利用率提高，节省了所述存储器在垂直于衬底表面方向上的空间。

所述字线层111的形成方法包括：在所述衬底100第一面表面形成第三掩膜层(未图示)，所述第三掩膜层暴露出部分所述隔离结构101表面；以所述第三掩膜层为掩膜刻蚀所述隔离结构101，在所述隔离结构101内形成第一开口(未图示)；在所述第一开口内形成字线层111。

所述字线层111的材料包括金属；所述金属包括铜、钨、铝、钛、氮化钛和钽中的一种或多种组合。在本实施例中，所述字线层111的材料包括铜或钨。

在本实施例中，形成所述字线层111的工艺包括沉积工艺。在其他实施例中，形成所述字线层111的工艺包括电镀工艺。

请参考图5，在所述栅极结构顶部形成第一导电插塞113，在所述字线层111上形成第二导电插塞112。

在形成所述第一导电插塞113和第二导电插塞112之前，还包括在所述衬底100第一面表面以及栅极结构的顶部表面和侧壁表面形成第一介质层106。

在本实施例中，所述第一介质层106的材料包括氧化硅。

所述第一介质层106为形成所述字线结构提供结构支撑，同时也对所述字线结构、电容结构以及栅极结构进行隔离，避免各半导体结构之间发生短路，从而影响器件的性能。

所述第一导电插塞113和所述第二导电插塞112的形成方法包括：在所述字线层111表面的第一介质层106内形成第二开口(未图示)，所述第二开口暴露出所述字线层111表面；在所述栅极层103顶部的第一介质层106内形成第三开口(未图示)，所述第三开口暴露出所述栅极层103顶部表面；在所述第二开口内和第三开口内形成导电插塞材料层；平坦化所述导电插塞材料层，在所述第二开口内形成第二导电插塞112，在所述第三开口内形成第一导电插塞113。

所述第一导电插塞113和所述第二导电插塞112的材料包括金属；所述金属包括铜、钨、铝、钛、氮化钛和钽中的一种或多种组合。在本实施例中，所述第一导电插塞113和所述第二导电插塞112的材料包括钛或氮化钛。

在本实施例中，所述第一导电插塞113和所述第二导电插塞112的材料相同。

在本实施例中，所述第一导电插塞113和所述第二导电插塞112同时形成。

在本实施例中，形成所述导电插塞材料层的工艺包括沉积工艺。在其他实施例中，形成所述导电插塞材料层的工艺包括电镀工艺。

在本实施例中，平坦化所述导电插塞材料层的工艺包括化学机械抛光工艺。

在本实施例中，所述字线结构通过第一导电插塞113与所述栅极层103顶部电连接。

在本实施例中，所述第二导电插塞112与所述字线层111电连接。

请参考图6，在所述第一导电插塞113和所述第二导电插塞112上形成导电层114。

所述导电层114用于连接所述第一导电插塞113和所述第二导电插塞112，使所述字线层111与所述栅极结构顶部电连接。

在形成导电层114之前，在所述第一导电插塞113上、所述第二导电插塞112上以及第一介质层106上形成第二介质层107。

所述第二介质层107用于为所述导电层114提供结构支持。

在本实施例中，所述第二介质层107的材料包括氧化硅。

所述导电层114的形成方法包括：在所述第二介质层107表面形成第三掩膜层(未图示)；以所述第三掩膜层为掩膜刻蚀所述第二介质层107，直至暴露出所述第一导电插塞113表面和所述第二导电插塞112表面，形成第四开口(未图示)；在所述第四开口内沉积导电材料层(未图示)；平坦化所述导电材料层，直至暴露出所述第二介质层107表面，在所述第二介质层107内形成导电层114。

所述导电层114的材料包括金属；所述金属包括铜、钨、铝、钛、氮化钛和钽中的一种或多种组合。在本实施例中，所述导电层114的材料包括钛或氮化钛。

在本实施例中，形成所述导电材料层的工艺包括沉积工艺。在其他实施例中，形成所述导电材料层的工艺包括电镀工艺。

在本实施例中，平坦化所述导电材料层的工艺包括化学机械抛光工艺。

接下来，在所述衬底100第一面上形成电容结构，所述电容结构与所述源掺杂区电104电连接，所述电容结构的具体形成过程请参考图7至图8。

所述电容结构包括第一电极板116、第二电极板118以及位于第一电极板116和第二电极板118之间的介电层117。

在本实施例中，所述电容结构还包括：位于源掺杂区104表面的第四导电插塞115，所述第四导电插塞115与所述电容结构电连接。

请参考图7，在所述源掺杂区104表面形成第四导电插塞115。

所述第四导电插塞115用于电连接所述源掺杂区104与所述电容结构。

在形成第四导电插塞115之前，在所述第二介质层107和所述导电层114表面形成第三介质层108。

在本实施例中，所述第三介质层108与所述第一介质层106的材料相同。

所述第三介质层108为形成所述第四导电插塞115提供结构支撑，同时也对所述字线结构、电容结构以及栅极结构进行隔离，避免各半导体结构之间发生短路，从而影响器件的性能。

所述第四导电插塞115的形成方法包括：在所述第三介质层108上形成第四掩膜层(未图示)；以所述第四掩膜层为掩膜刻蚀所述第三介质层108、所述第二介质层107和所述第一介质层106，直至暴露出所述源掺杂区104表面，形成第五开口(未图示)；在所述第五开口内形成第四导电插塞材料层(未图示)；平坦化所述第四导电插塞材料层，直至暴露出所述第三介质层108表面，在所述第三介质层108、所述第二介质层107和所述第一介质层106内形成第四导电插塞115。

所述第四导电插塞115的材料包括金属；所述金属包括铜、钨、铝、钛、氮化钛和钽中的一种或多种组合。在本实施例中，所述第四导电插塞115的材料包括钛或氮化钛。

在本实施例中，形成所述第四导电插塞材料层的工艺包括沉积工艺。在其他实施例中，形成所述第四导电插塞材料层的工艺包括电镀工艺。

在本实施例中，刻蚀所述第三介质层108的工艺包括干法刻蚀工艺。

在本实施例中，平坦化所述第四导电插塞材料层的工艺包括化学机械抛光工艺。

请参考图8，在所述第四导电插塞115表面形成第一电极板116，在所述第一电极板116上形成介电层117，在所述介电层117上形成第二电极板118。

在形成所述第一电极板116、所述介电层117以及所述第二电极板118之前，在所述第三介质层108和所述第四导电插塞115表面形成第四介质层109。

在本实施例中，所述第四介质层109与所述第一介质层106的材料相同。

所述第四介质层109为形成电容结构提供结构支撑，同时也对所述字线结构、电容结构以及栅极结构进行隔离，避免各半导体结构之间发生短路，从而影响器件的性能。

所述第一电极板116、所述介电层117以及所述第二电极板118的形成方法包括：在所述第四介质层109表面形成第五掩膜层(未图示)；以所述第五掩膜层为掩膜刻蚀所述第四介质层109，直至暴露出所述第四导电插塞115表面，形成第六开口(未图示)；在所述第六开口内以及所述第四介质层109表面形成第一电极材料层(未图示)；在所述第一电极材料层表面形成介电材料层(未图示)；在所述介电材料层表面形成第二电极材料层(未图示)；平坦化所述第二电极材料层、所述介电材料层以及所述第一电极材料层，直至暴露出所述第四介质层109表面，在所述第四介质层109内形成所述第一电极板116、所述介电层117以及所述第二电极板118。

在本实施例中，所述第一电极板116和第二电极板118的材料相同。

所述第一电极板116和第二电极板118的材料包括金属，所述金属包括铜、钨、铝、钛、氮化钛和钽中的一种或多种组合。

在本实施例中，形成所述第一电极材料层的工艺包括沉积工艺；在其他实施例中，形成所述第一电极材料层的工艺包括电镀工艺。

在本实施例中，形成所述第二电极材料层的工艺包括沉积工艺；在其他实施例中，形成所述第二电极材料层的工艺包括电镀工艺。

所述介电层117材料的介电常数大于3.9；在本实施例中，所述介电层117的材料包括氧化铪或氧化铝。

在本实施例中，形成所述介电材料层的工艺包括沉积工艺。

在本实施例中，刻蚀所述第四介质层109的工艺包括干法刻蚀工艺。

在本实施例中，平坦化所述第二电极材料层、所述介电材料层以及所述第一电极材料层的工艺包括化学机械抛光工艺。

形成所述电容结构之后，在所述电容结构顶部形成第一保护层(未图示)。

在本实施例中，所述第一保护层的材料包括氧化硅。

请参考图9，对所述衬底100的第二面表面进行减薄。

对所述衬底100的第二面表面进行减薄的方法包括：在形成字线结构和电容结构之后，朝向所述衬底100的第一面表面键合承载基底200；在键合所述承载基底200之后，对所述衬底100的第二面表面进行减薄，形成基底110。

所述衬底100的第一面表面键合承载基底200的方法包括：对所述衬底100的第一面表面和承载基底200表面分别进行平坦化处理；平坦化处理之后，对所述衬底100的第一面表面和承载基底200表面分别进行等离子活化处理；等离子活化处理之后，将所述衬底100的第一面表面和承载基底200表面贴合在一起，并进行高温处理，将所述底100的第一面表面与承载基底200键合。

对所述衬底100的第一面表面和承载基底200表面分别进行等离子活化处理，所述等离子使得所述衬底100的第一面表面和承载基底200表面的分子键打开，利于提升键合的紧密程度。

所述承载基底200为后续对所述衬底100的第二面表面进行减薄、以及在所述基底110内形成位线结构提供支撑。

在本实施例中，所述承载基底200的材料包括硅。在其他实施例中，所述承载基底200的材料包括金属或金属硅化物。

在本实施例中，对所述衬底100的第二面表面进行减薄的工艺包括：研磨工艺。在其他实施例中，对所述衬底100的第二面表面进行减薄的工艺包括：湿法刻蚀工艺。

对所述衬底100第二面表面进行减薄，后续在所述基底110内形成位线结构，使得器件的电路通道变短，则使得开启电路的电流变小，从而使得所述存储器的速度变快，进而使得所述存储器的性能得到提升。

在本实施例中，所述衬底100减薄后形成所述基底110，所述基底110的厚度为1μm～2.5μm。

所述基底110的厚度为1μm～2.5μm，若所述基底110的厚度大于2.5μm，所述基底110的厚度较厚，则后续在基底110内形成所述位线结构时需要加大工艺条件，不利于制程的简化；若所述基底110的厚度小于1μm，则所述基底110的厚度较薄，后续在基底110内形成的位线结构在垂直于基底110方向上的尺寸过小，会影响所述位线结构的性能。

在本实施例中，在对所述衬底100的第二面表面进行减薄形成基底110之后，对所述形成基底110第二面表面进行抛光。

在其他实施例中，能够不对所述形成基底110第二面表面进行抛光。

在本实施例中，所述抛光工艺包括：化学机械抛光工艺。

对所述衬底100的第二面表面进行减薄之后，在所述基底110内形成位线结构，所述位线结构与所述漏掺杂区105电连接。

所述位线结构包括与漏掺杂区105电连接的第三导电插塞121以及位于第三导电插塞121表面的位线层122。

请参考图10，在所述基底110内形成第七开口120，在所述第七开口120底部的基底110内形成第八开口119。

所述第七开口120用于后续在第七开口120内形成位线层。

所述第八开口119用于后续在第八开口119内形成第三导电插塞。

所述第七开口120的形成方法包括：在所述基底110第二面表面形成第六掩膜层(未图示)；以所述第六掩膜层为掩膜刻蚀所述基底110，在所述基底110内形成第七开口120。

所述第八开口119的形成方法包括：在所述第七开口120底部形成第七掩膜层(未图示)；以所述第七掩膜层为掩膜刻蚀所述基底110，直至暴露出所述漏掺杂区105表面，在所述基底110内、第七开口120底部形成第八开口119。

在本实施例中，刻蚀所述基底110的工艺包括干法刻蚀工艺。

形成所述第八开口119之后，去除所述第七掩膜层。

请参考图11，在所述第八开口119内形成第三导电插塞121，在所述第七开口120内形成位线层122。

所述第三导电插塞121和所述位线层122的形成方法包括：在所述第八开口119内形成第三导电插塞材料层(未图示)；在所述第三导电插塞材料层表面、所述第七开口120内形成位线材料层(未图示)；平坦化所述位线材料层和所述第三导电插塞材料层，直至暴露出所述基底110表面，在所述基底110内形成第三导电插塞121和位线层122。

在本实施例中，所述第三导电插塞121和所述漏掺杂区105电连接。

所述第三导电插塞121和所述位线层122的材料包括金属，所述金属包括铜、钨、铝、钛、氮化钛和钽中的一种或多种组合。

在形成所述位线层122之后，在所述位线层122表面形成第二保护层123。

所述第二保护层123的材料包括氧化物或氮化物；在本实施例中，所述第二保护层123的材料包括氧化硅。

至此，在所述衬底内形成位线结构，在所述隔离结构内和衬底第一面形成字线结构，在所述衬底第一面形成电容结构，可以使得所述衬底在垂直于衬底表面的方向上利用率提高，节省了所述存储器在在垂直于衬底表面方向上的空间，所形成的存储器结构占用的面积缩小，提高了器件的集成度。

相应的，本发明实施例还提供一种采用上述方法所形成的存储器，请继续参考图11，包括：

基底110，所述基底110包括相对的第一面和第二面，所述基底110包括有源区和位于有源区周围的隔离结构101；

位于有源区第一面表面的栅极结构；

分别位于所述栅极结构两侧基底110内的源掺杂区104和漏掺杂区105；

位于所述基底110第一面上的电容结构，所述电容结构与所述源掺杂区104电连接；

位于所述隔离结构101内和所述基底110第一面上的字线结构，所述字线结构与所述栅极结构顶部电连接；

位于所述基底110内的位线结构，所述位线结构与所述漏掺杂区105电连接。

所述字线结构包括位于栅极结构顶部的第一导电插塞113、位于隔离结构101内的字线层111、位于字线层111表面的第二导电插塞112以及连接第一导电插塞113和第二导电插塞112的导电层114；所述第一导电插塞113、所述第二导电插塞112、所述导电层114以及所述字线层111的材料包括金属；所述金属包括铜、钨、铝、钛、氮化钛和钽中的一种或多种组合。

所述电容结构包括第一电极板116、第二电极板118、位于第一电极板116和第二电极板118之间的介电层117以及位于源掺杂区104表面的第四导电插塞115；所述第一电极板116和第二电极板118的材料包括金属，所述金属包括铜、钨、铝、钛、氮化钛和钽中的一种或多种组合；所述介电层117材料的介电常数大于3.9，所述介电层117的材料包括氧化铪或氧化铝。

所述位线结构包括与漏掺杂区105电连接的第三导电插塞121以及位于第三导电插塞121表面的位线层122；所述第三导电插塞121和所述位线层122的材料包括金属，所述金属包括铜、钨、铝、钛、氮化钛和钽中的一种或多种组合。

所述漏掺杂区105的部分侧壁与所述隔离结构101的部分侧壁相接触；所述源掺杂区104的部分侧壁与所述隔离结构101的部分侧壁相接触。

所述栅极结构包括：位于基底110第一面表面的栅介质层(未图示)、以及位于栅介质层表面的栅极层103；所述位线结构与所述栅极层103顶部电连接。

位于所述基底110第一面表面的介质层，所述介质层包括第一介质层106、第二介质层107、第三介质层108和第四介质层109；所述栅极结构、字线结构和电容结构位于所述介质层内。

所述第一介质层106、第二介质层107、第三介质层108和第四介质层109的材料包括氧化硅。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。