鳍片式场效应晶体管装置的制作方法

母案申请日为：2015年11月30日

母案发明名称为：形成鳍片式场效应晶体管装置的方法

技术领域

本发明涉及一种鳍片式场效应晶体管装置。

背景技术：

由于各种电子组件(例如晶体管、二极管、电阻器、电容器等等)的积体密度不断改良，半导体工业已经历迅速的成长。在很大程度上，积体密度的此改良来自最小特征尺寸的反复减小，该改良允许将更多组件整合至给定区域中。然而，较小特征尺寸可导致较大漏电流。由于近来对于甚至更小的电子装置的需求增加，对减少半导体装置的漏电流的需要亦有所增加。

作为用以进一步减少半导体装置中的漏电流的有效替代物，已出现鳍片式场效应晶体管(fin field effect transistor；FinFET)。在FinFET中，包括漏极、通道区域以及源极的主动区域自半导体基板的表面向上突出，FinFET位于该半导体基板上。根据横截面图，FinFET(如鳍片)的主动区域的形状为矩形。此外，FinFET的栅极结构围绕三个侧面包覆该主动区域，如同颠倒的U字型。因而，该栅极结构对通道的控制变得更加有力。现有平面晶体管的短通道漏效应已获减少。同样，当断开FinFET时，栅极结构可更好地控制通道以便减少漏电流。

由于技术进一步发展，半导体工艺节点经按比例缩小以用于高密度集成电路。因而，经由使半导体工艺节点缩小(例如，使工艺节点朝小于20nm的节点缩小)，集成电路的形状因子已获改良。由于将半导体装置按比例缩小，所以需要自一代至下一代的新技术以维持电子组件的效能。例如，需要藉由高载子移动率材料形成的晶体管以用于高密度集成电路及高速集成电路，该高载子移动率材料诸如III-V材料、锗及/或类似物。

锗及硅为周期表中的第IV族元素。与硅相比，锗具有更高的载子移动率及孔移动率。锗的更高的载子移动率及孔移动率可导致更好的装置电性质。例如，硅的晶格电子移动率为1417cm2/V-sec。相比之下，锗的晶格电子移动率为3900cm2/V-sec。锗的电子移动率为硅的电子移动率的约2.75倍。锗的此类更高的电子移动率导致更高的驱动电流及更小的栅极延迟。应注意，一些第III族-第V族材料可用以替换硅，因为第III族-第V族材料中的一些可比锗及硅具有高得多的移动率。

与硅相比，锗具有各种优点。然而，硅晶圆在半导体工业中占主要地位，因为锗晶圆的成本非常高。基于晶体管以制造锗的一个广泛接受的方案为经由外延生长工艺使锗主动区域生长于硅基板上。使锗层生长于硅基板上普遍称为锗-硅异质外延生长。锗的晶格常数比硅的晶格常数大约4.2％。当锗层生长于硅基板上时，锗层遭压缩应变以符合硅基板的晶格间隔。锗层生长超过临界厚度后，该应变可藉由形成各种螺纹差排来消除。此类螺纹差排为可降低基于锗系晶体管的电性质的缺陷。

技术实现要素：

本发明的一实施态样提供一种鳍片式场效应晶体管装置，其包含：位于一基板之上的一第一半导体鳍片、一第二半导体鳍片以及一第三半导体鳍片，其中：该第一半导体鳍片及该第二半导体藉由一第一隔离区域来分离；以及该第二半导体鳍片及该第三半导体藉由一第二隔离区域来分离，且其中该第一隔离区域的一宽度大于该第二隔离区域的一宽度。

本发明的另一实施态样提供一种鳍片式场效应晶体管装置，其包含：位于一基板之上的一第一半导体鳍片、一第二半导体鳍片以及一第三半导体鳍片，其中：该第一半导体鳍片及该基板由不同的半导体材料形成；该第一半导体鳍片及该第二半导体鳍片藉由一第一隔离区域来分离；该第二半导体鳍片及该第三半导体鳍片藉由一第二隔离区域来分离；该第一半导体鳍片、该第二半导体鳍片及该第一隔离区域具有平行于彼此及该基板的一主要表面的综轴；该第一半导体鳍片包含一下部部分及一上部部分；该第一半导体鳍片的差排缺陷限制在该下部部分；该上部部分的一高度大于该下部部分的一高度；以及该第一隔离区域延伸至该第一半导体鳍片的该下部部分上方。

本发明的又一实施态样提供一种鳍片式场效应晶体管装置，其包含：一第一半导体鳍片、一第二半导体鳍片、一第三半导体鳍片及一第四半导体鳍片。第一半导体鳍片及第二半导体鳍片位于一基板之上，并藉由一第一隔离区域间隔开，该第一隔离区域包含一第一部分、一第二部分及一第三部分，其中该第二部分位于该第一部分与该第三部分之间，并接触该第一部分及该第三部分，该第一部分及该第三部分由一第一介电材料形成，该第二部分由一第二介电材料形成，该第二介电材料不同于该第一介电材料，其中该第一半导体鳍片包含：一上部部分，该上部部分无差排缺陷；以及一下部部分，包含复数个差排缺陷，位于该上部部分下方，其中该第一隔离区域延伸至该第一半导体鳍片的该下部部分上方；第三半导体鳍片位于该基板之上，其中该第三半导体鳍片与该第二半导体鳍片藉由一第二隔离区域间隔开；第四半导体鳍片位于该基板之上，其中该第四半导体鳍片与该第三半导体鳍片藉由一第三隔离区域间隔开，其中：该第一隔离区域的一宽度大于该第二隔离区域的一宽度的至少两倍；该第三隔离区域的一宽度等于该第二隔离区域的该宽度；以及该第一隔离区域的该第二部分的一下表面的至少一部分以及该第一隔离区域的该第一部分的一下表面的至少一部分与平行于该基板的主要表面的同一平面相交。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

当结合附图阅读以下详细描述时将更好地理解本揭示内容的态样。注意，根据工业中的标准惯例，各种特征未按比例描绘。事实上，为了论述清楚，可任意增大或缩小各种特征的尺寸。

图1例示根据本揭示内容的各种实施例的FinFET装置的透视图；

图2例示根据本揭示内容的各种实施例的在基板中具有多个隔离区域的半导体装置；

图3例示根据本揭示内容的各种实施例的图2所展示的半导体装置于基板之上部部分移除后的横截面图；

图4例示根据本揭示内容的各种实施例的图3所展示的半导体装置于使多个半导体区域在沟槽中生长后的横截面图；

图5例示根据本揭示内容的各种实施例的将过度生长部分移除后的图4所展示的半导体装置；

图6例示根据本揭示内容的各种实施例的图5所展示的FinFET装置的透视图；

图7例示根据本揭示内容的各种实施例的图5所展示的半导体装置于将蚀刻工艺应用于半导体装置后的横截面图；

图8例示根据本揭示内容的各种实施例的图7所展示的半导体装置于将外延生长应用于半导体装置且随后应用CMP工艺后的横截面图；

图9例示制造根据本揭示内容的各种实施例的无缺陷FinFET装置的流程图；

图10例示根据本申请案的各种实施例的图7所展示的半导体装置于将介电质材料填入空沟槽中后的横截面图；

图11例示制造根据本揭示内容的各种实施例的图10所展示的无缺陷FinFET装置的流程图；

图12例示根据本申请案的各种实施例的图7所展示的半导体装置于将介电质材料填入空沟槽中后的横截面图；以及

图13例示制造根据本揭示内容的各种实施例的图12所展示的无缺陷FinFET装置的流程图。

其中，附图标记

H 高度

h 差排限制高度/高度

W1 宽度

W2 宽度

W3 宽度

W4 宽度

W5 宽度

100 FinFET装置

102 基板

112 第一鳍片

114 第二鳍片

116 第三鳍片

118 第四鳍片

120 第五鳍片

122 隔离区域

132 下部部分

134 上部部分

200 半导体装置

212 隔离区域

214 隔离区域

216 隔离区域

218 隔离区域

220 隔离区域

222 隔离区域

302 沟槽

304 沟槽

306 沟槽

308 沟槽

310 沟槽

402 半导体区域

404 半导体区域

406 半导体区域

408 半导体区域

410 半导体区域

412 下部部分

602 差排缺陷

702 空沟槽

902 步骤

904 步骤

906 步骤

908 步骤

910 步骤

1000 半导体装置

1002 隔离区域

1102 步骤

1104 步骤

1106 步骤

1108 步骤

1110 步骤

1200 半导体装置

1202 隔离区域

1302 步骤

1304 步骤

1306 步骤

1308 步骤

1310 步骤

具体实施方式

以下揭示内容提供用于实现本发明的不同特征的许多不同实施例或实例。以下描述组件及布置的特定实例以简化本揭示内容。当然，这些特定实例仅仅为实例且不意欲为限制。例如，以下描述中第一特征在第二特征之上或在第二特征上的形成可包括其中第一特征及第二特征以直接接触形成的实施例，且亦可包括其中另外的特征可形成于第一特征与第二特征之间以使得第一特征与第二特征可能不处于直接接触的实施例。此外，本揭示内容可在各种实例中重复参考数字及/或字母。此重复系出于简单及清晰性的目的，且自身不规定所论述各种实施例及/或配置之间的关系。

此外，为易于描述，本文可使用诸如「下方」、「之下」、「下部」、「上方」、「上部」及类似物的空间相对术语以描述一个元件或特征与另一元件(一个以上元件)或特征(一个以上特征)的在诸图中所例示的关系。这些空间相对术语旨在包含除诸图中所描绘的定向外的处于使用或操作中的该装置的不同定向。该设备可以其他方式定向(旋转90度或处于其他定向)且可据此同样解释本文使用的空间相对描述符。

图1例示根据本揭示内容的各种实施例的FinFET装置的透视图。FinFET装置100包括基板102、隔离区域122以及在基板102之上形成的多个鳍片。如图1所展示，可存在五个鳍片，即第一鳍片112、第二鳍片114、第三鳍片116、第四鳍片118以及第五鳍片120。应注意，虽然图1例示具有五个鳍片的FinFET装置100，但FinFET装置100可容纳任意数目的鳍片。本文所例示的鳍片数目仅为清楚地例示各种实施例的发明态样的目的而加以限制。

在一些实施例中，基板102可为结晶结构。基板102可由硅形成，不过该基板亦可由诸如硅、锗、镓、砷的其他第III族元素、第IV族元素及/或第V族元素以及其组合形成。在一些实施例中，基板102包含具有第一晶体定向的第一半导体材料。该第一半导体材料为硅且该第一晶体定向为<001>晶体定向。

在一些实施例中，这些鳍片可由不同于基板102的第一半导体材料的第二半导体材料形成。该第二半导体材料可选自由以下组成的群：第IV族元素、第III族-第V族化合物、第II族-第VI族化合物。此外，这些鳍片可不由单一半导体材料形成。实情为，这些鳍片可藉由相互堆叠的多个半导体层来形成，且这些所堆叠半导体层中的每一者可由诸如第IV族元素、第III族-第V族化合物、第II族-第VI族化合物的不同半导体材料形成。

根据实施例，该第二半导体材料为锗。此外，这些鳍片的上部部分可具有第二晶体定向。根据实施例，该第二晶体定向为<111>晶体定向。

每一鳍片(例如鳍片112)可分为两个部分。每一鳍片的下部部分用以捕获差排缺陷，且每一鳍片的上部部分用作FinFET装置的通道区域(未展示)。如图1所展示，所有鳍片具有类似结构。为求简单，下文仅详细描述鳍片112的结构。

鳍片112的下部部分132是藉由隔离区域122来围绕。如藉由虚线框所指示，差排缺陷限制在下部部分132。限制在下部部分132的差排缺陷可包含螺纹差排缺陷、堆垛层错及/或类似物。如图1所展示，各种差排缺陷到达鳍片112的沟槽的侧壁且在这些侧壁处终止。换言之，在具有远大于该沟槽的宽度的深度的沟槽中，该沟槽的上部部分可无差排缺陷。

鳍片112的上部部分134在下部部分132的上。上部部分134为无缺陷区域。为了形成FinFET晶体管，可将隔离区域的上部部分蚀刻除去。将隔离区域的上部部分移除后，上部部分134暴露。所暴露的上部部分134可用作FinFET晶体管的通道区域(未展示)。

FinFET装置100可包含隔离区域122。隔离区域122可藉由浅沟槽隔离(shallow trench isolation；STI)结构来实现。该STI结构可藉由使用包括光刻法及蚀刻工艺的适宜技术来制造。尤其，该光刻法及蚀刻工艺可包含：将诸如光阻剂的普遍使用的掩模材料沉积于基板102之上；将掩模材料暴露于图案；根据该图案蚀刻基板102。以此方式，从而可形成多个开口。随后用介电质材料填充这些开口以形成STI结构(例如隔离区域122)。根据实施例，可用介电质材料填充这些隔离区域，该介电质材料诸如氧化物材料、高密度等离子体(high-density plasma；HDP)氧化物或类似物。随后执行化学机械研磨(chemical mechanical polishing；CMP)工艺以移除该介电质材料的多余部分，且余下部分为隔离区域122。

图2-8例示制造根据本揭示内容的各种实施例的图1所展示的FinFET装置的中间步骤。图2例示根据本揭示内容的各种实施例的在基板中具有多个隔离区域的半导体装置。半导体装置200包括基板102及形成于基板102中的多个隔离区域。基板102亦可由诸如硅、锗、镓、砷的其他第III族元素、第IV族元素及/或第V族元素以及其组合形成。

在一些实施例中，基板102由硅形成。基板102的上部部分藉由隔离区域来分离，如图2所展示。隔离区域212、214、216、218、220以及222由介电质材料形成，该介电质材料诸如氧化物材料、高密度等离子体(high-density plasma；HDP)氧化物或类似物。图2所展示的这些隔离区域的形成工艺类似于以上相关于图1所描述的隔离区域的形成工艺，且因此不在此论述，以避免重复。应注意，虽然图2展示出隔离区域212-222可为分离的隔离区域且两个邻近隔离区域彼此相对，但隔离区域212-222可为如图1所展示的连续区域的部分。

图3例示根据本揭示内容的各种实施例的图2所展示的半导体装置于将基板的上部部分移除后的横截面图。基板102的上部部分可藉由诸如蚀刻工艺的适宜的硅移除工艺来移除。该蚀刻工艺应用于基板102的上部部分，直至隔离区域的转角暴露为止。因而，沟槽302、304、306、308以及310形成于各个隔离区域之间。更尤其而言，沟槽302具有宽度W1且位于隔离区域212与214之间；沟槽304具有宽度W2且位于隔离区域214与216之间；沟槽306具有宽度W3且位于隔离区域216与218之间；沟槽308具有宽度W4且位于隔离区域218与220之间；沟槽310具有宽度W5且位于隔离区域220与222之间。在一些实施例中，图3所展示的所有沟槽具有相等宽度。在替代实施例中，沟槽302、304、306、308以及310的宽度大致上彼此相等。

如图3所展示，所有沟槽具有类似的结构及形状。为求简单，下文仅详细描述沟槽310的结构。沟槽310的高度定义为H。沟槽310的宽度定义为W。图1所展示的半导体鳍片经使用外延生长工艺自该基板生长。该外延生长工艺可自基板102的表面成一定角度φ朝沟槽310的侧壁生长。在一些实施例中，φ等于60度。

图1所展示的差排缺陷到达沟槽310的侧壁且在沟槽310的侧壁处终止。换言之，图3所展示的超出高度h的区域为无缺陷区域。下文将相关于图4论述详细的差排捕获工艺。

h与W之间的关系可藉由以下等式来表示：

h＝W·tan(φ) (1)

根据以上等式(1)，当φ等于60度时，h等于W的1.73倍。在一些实施例中，沟槽310的宽度等于25nm。对应的差排限制高度h等于43nm。在替代实施例中，沟槽310的宽度等于20nm。对应的差排限制高度h等于34nm。为了制造无缺陷通道区域，沟槽310的高度应大于差排限制高度h。考虑到工艺改变及用于生产的设计，沟槽的高度H等于h的两倍。换言之，当沟槽310的宽度为约25nm时，沟槽310的高度应为86nm左右。同样，当沟槽310的宽度为约20nm时，沟槽310的高度应为68nm左右。

图4例示根据本揭示内容的各种实施例的图3所展示的半导体装置于使多个半导体区域在沟槽中生长后的横截面图。半导体区域402、404、406、408以及410包含与基板102不同的半导体材料。根据一些实施例，半导体区域402、404、406、408以及410包含锗，该锗具有不同于可由硅形成的基板102的晶格常数的晶格常数。半导体区域402、404、406、408以及410可藉由选择性外延生长(selective epitaxial growth；SEG)工艺来形成。

根据另一实施例，半导体区域402、404、406、408以及410可包含硅锗，该硅锗可表示为Si1-xGex，其中x为硅锗中的锗的原子百分比，并且可大于0且等于或小于1。当x等于1时，半导体区域402、404、406、408以及410可由纯锗形成。根据另一实施例，半导体区域402、404、406、408以及410可包含化合物半导体材料，该化合物半导体材料包含III族元素及V族元素，或这些半导体区域可包含化合物材料，该化合物材料包含第II族元素及第VI族元素。

锗的晶格常数大于硅的晶格常数。锗与硅之间可存在4.2％的晶格失配。因而，在SEG工艺期间可生成多个螺纹差排。然而，可在沟槽内部捕获这些螺纹差排。更尤其而言，在下部部分(例如半导体区域402的下部部分412)捕获这些螺纹差排。当半导体区域402、404、406、408以及410生长得越来越高时，越来越多的螺纹差排藉由沟槽的侧壁阻断。因而，上部部分(例如半导体区域402的上部部分)无螺纹差排。

半导体区域402、404、406、408以及410的生长工艺为过度生长。因而，半导体区域402、404、406、408以及410的三角形上部部分在隔离区域的顶表面之上形成。

图5例示根据本揭示内容的各种实施例的将过度生长部分移除后的图4所展示的半导体装置。执行平坦化工艺以移除半导体区域402、404、406、408以及410的上部部分，以使得半导体区域402、404、406、408以及410的顶表面与隔离区域的顶表面相齐。

在一些实施例中，该平坦化工艺为化学机械研磨(chemical mechanical polish；CMP)工艺。在该CMP工艺中，使蚀刻材料及磨损材料的组合与半导体装置的顶表面接触，且使用碾磨衬垫(未展示)以将半导体区域402、404、406、408以及410的过度生长部分碾磨掉，直至余下的半导体区域402、404、406、408以及410的顶表面与隔离区域的顶表面相齐为止。由于半导体区域402、404、406、408以及410为FinFET装置的鳍片区域，所以在整个发明说明中将区域402-410替代地称为鳍片402-410。

图6例示根据本揭示内容的各种实施例的图5所展示的FinFET装置的透视图。将CMP工艺应用于鳍片402、404、406、408以及410后，这些鳍片的顶表面与隔离区域(例如隔离区域212)的顶表面相齐。差排缺陷限制在沟槽内。然而，一些差排缺陷可沿沟槽的侧壁扩散且到达鳍片的顶表面。如图6所展示，鳍片404的顶表面上可存在至少一个差排缺陷602。

图7例示根据本揭示内容的各种实施例的图5所展示的半导体装置于将蚀刻工艺应用于半导体装置后的横截面图。可将选择性蚀刻工艺应用于半导体装置200。在该蚀刻工艺期间，顶表面上具有差排缺陷的鳍片(例如鳍片404)比顶表面上没有差排缺陷的鳍片(例如鳍片402、406、408以及410)以高得多的速率受到蚀刻。

在一些实施例中，鳍片404由锗形成。可使用干燥蚀刻工艺在腔室内将鳍片404移除。当将该干燥蚀刻工艺应用于半导体装置200时，腔室的温度为约500度。腔室的压力为约40托。干燥蚀刻的气体包括氯化氢(hydrogen chloride；HCl)及H2。HCl的流动速率为约200sccm。H2的流动速率为约30sccm。反应时间为约10分钟。应注意，将该蚀刻工艺应用于半导体装置200，直至基板102的顶表面暴露为止，如图7所展示。将鳍片404移除后，空沟槽702形成于半导体装置200中，如图7所展示。

替代而言，缺陷鳍片404可藉由包含HBr及H2O的另一选择性蚀刻方案来移除。HBr与H2O的比为2.11:1。在室温下执行蚀刻工艺约五分钟。

蚀刻工艺结束后，可藉由自动缺陷检测工具发现空沟槽(例如空沟槽702)。在一些实施例中，可藉由SEMVision工具检测空沟槽。

图8例示根据本揭示内容的各种实施例的图7所展示的半导体装置于将外延生长应用于半导体装置且随后应用CMP工艺后的横截面图。用以形成鳍片802的该外延生长工艺及该CMP工艺类似于图4-5所展示的彼等工艺，且因此不进一步详细论述，以避免非必要重复。

图9例示制造根据本揭示内容的各种实施例的图8所展示的无缺陷FinFET装置的流程图。此流程图仅仅为实例，不应过度限制权利要求范围的范畴。一般技艺人士将认识到诸多改变、替代以及修改。例如，可补充、移除、替换、重新布置以及重复图9所例示的各种步骤。

在步骤902中，使多个隔离区域形成于基板中。在步骤904中，经由适宜的蚀刻工艺，藉由将基板的上部部分移除以使多个高深宽比沟槽形成于隔离区域之间。在步骤906中，使用外延生长工艺使多个半导体鳍片形成于基板之上。在该外延生长工艺期间，可使用深宽比捕获技术将差排缺陷限制于沟槽的下部部分。半导体鳍片过度生长且这些半导体鳍片的上部部分在隔离区域的顶表面之上。将CMP工艺应用于这些半导体鳍片。由于该CMP工艺，所以这些半导体鳍片的顶表面与隔离区域的顶表面相齐。

在步骤908中，使用选择性蚀刻工艺以将具有差排缺陷的半导体鳍片移除且形成空沟槽。该蚀刻工艺结束后，使用缺陷检测工具以检查这些半导体鳍片的顶表面及发现空沟槽。

在步骤910中，若已移除任何半导体鳍片，则随后执行步骤906，其中使新半导体鳍片形成于这些空沟槽中。另一方面而言，若不存在空沟槽，则无缺陷FinFET装置的制造工艺结束。

应注意，图9所展示的流程图为叠代工艺。图9所展示的步骤可多次重复，直至在半导体装置的顶表面上观察不到空沟槽为止。由于在半导体装置的顶表面上具有差排缺陷的机率较低，所以可在图9所展示的工艺的一个叠代后得到无缺陷FinFET装置。

图10例示根据本申请案的各种实施例的图7所展示的半导体装置于将介电质材料填入空沟槽后的横截面图。将半导体鳍片404自半导体装置1000移除后，可将介电质材料填入空沟槽以形成隔离区域1002，如图10所展示。可使用诸如CVD及类似物的适宜的沉积技术以形成隔离区域1002。隔离区域1002的介电质材料可不同于隔离区域212-222的介电质材料。例如，隔离区域212-214由氧化物形成。隔离区域1002可使用氮化物来填充。因而，两个邻近半导体鳍片藉由两个不同类型的隔离区域来分离。更尤其而言，半导体鳍片402及406藉由隔离区域214、1002以及216来分离，其中隔离区域214及216由氧化物形成且隔离区域1002由氮化物形成。相比之下，半导体鳍片406及408藉由隔离区域218来分离，该隔离区域由氧化物形成。

图11例示制造根据本揭示内容的各种实施例的图10所展示的无缺陷FinFET装置的流程图。此流程图仅仅为实例，不应过度限制权利要求范围的范畴。一般技艺人士将认识到诸多改变、替代以及修改。例如，可补充、移除、替换、重新布置以及重复图11所例示的各种步骤。

步骤1102、1104、1106以及1108类似于图9所展示的步骤902、904、906以及908，且因此不再论述，以避免重复。在步骤1110中，若已移除任何半导体鳍片，则将诸如氮化物的介电质材料沉积于空沟槽中以形成隔离区域。另一方面而言，若不存在空沟槽，则无缺陷FinFET装置的制造工艺结束。

图12例示根据本申请案的各种实施例的图7所展示的半导体装置于将介电质材料填入空沟槽中后的横截面图。将半导体鳍片404移除后，可将介电质材料填入空沟槽。在一些实施例中，填入空沟槽的介电质材料与隔离区域214及216的介电质材料相同。因而，隔离区域214及216合并为单个隔离区域1202，如图12所展示。由于隔离区域(例如隔离区域214及216)的合并，半导体装置1200可具有不规则斜角布局。换言之，两个邻近半导体鳍片(例如鳍片402及406)之间的距离可大于其他半导体鳍片(例如鳍片408及410)的平均距离。

图13例示制造根据本揭示内容的各种实施例的图12所展示的无缺陷FinFET装置的流程图。此流程图仅仅为实例，不应过度限制权利要求范围的范畴。一般技艺人士将认识到诸多改变、替代以及修改。例如，可补充、移除、替换、重新布置以及重复图13所例示的各种步骤。

步骤1302、1304、1306以及1308类似于图9所展示的步骤902、904、906以及908，且因此不再论述，以避免重复。在步骤1310中，若已移除任何半导体鳍片，则介电质材料沉积于空沟槽中。填入空沟槽的介电质材料与隔离区域的介电质材料相同。另一方面而言，若不存在空沟槽，则无缺陷FinFET装置的制造工艺结束。

根据实施例，一种方法包含：提供由第一半导体材料形成的基板，其中该基板包含多个隔离区域；将该基板的上部部分蚀刻除去以形成多个沟槽，其中每一沟槽位于两个邻近隔离区域之间；经由外延生长工艺使多个半导体鳍片在该基板的上的沟槽中过度生长，其中这些半导体鳍片的上部部分位于隔离区域的顶表面上方；将平坦化工艺应用于这些半导体鳍片，其中由于应用该平坦化工艺的步骤的执行，这些半导体鳍片的顶表面与隔离区域的顶表面相齐；以及将缺陷半导体鳍片移除以形成空沟槽。

根据实施例，一种设备包含位于基板之上的第一半导体鳍片、第二半导体鳍片以及第三半导体鳍片，其中第一半导体鳍片及第二半导体藉由第一隔离区域来分离，且第二半导体鳍片及第三半导体藉由第二隔离区域来分离，且其中第一隔离区域的宽度大于第二隔离区域的宽度。

根据实施例，一种方法包含：使包括第一隔离区域、第二隔离区域以及第三隔离区域的多个隔离区域形成于基板中；将基板的上部部分移除以形成包括第一沟槽及第二沟槽的多个沟槽，其中第一沟槽位于第一隔离区域与第二隔离区域之间，且第二沟槽位于第二隔离区域与第三隔离区域之间。

该方法进一步包含：经由外延生长工艺使多个半导体鳍片生长，这些半导体鳍片包括第一沟槽中的第一半导体鳍片及第二沟槽中的第二半导体鳍片；将缺陷半导体鳍片移除以形成空沟槽；检查该多个半导体鳍片的顶表面以发现空沟槽；以及使新半导体鳍片生长于该空沟槽中。

前文概述多个实施例的特征以使得熟习该项技术者可更好地理解本揭示内容的态样。熟习该项技术者应了解，可容易地将本揭示内容用作设计或修改用于实现相同目的及/或达成本文引入的实施例的相同优点的其他工艺及结构的基础。熟习该项技术者亦应认识到，此类等效物构造不违背本揭示内容的精神及范畴，且可在不违背本揭示内容的精神及范畴的情况下于此作出各种变化、替代以及变更。