三维存储器件及其制造方法与流程

本公开主要涉及半导体制造方法，尤其涉及涉及一种三维(3d)存储器件及其制造方法。

背景技术：

为了克服二维存储器件的限制，业界已经研发并大规模量产了具有三维(3d)结构的存储器件，其通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3dnand闪存的三维存储器件中，存储阵列可包括具有沟道结构的核心(core)区。沟道结构形成于垂直贯穿三维存储器件的堆叠层(stack)的沟道孔中，作为三维存储器件的存储串。在每个沟道孔的底部形成外延层，用于电连接存储串的沟道层和半导体衬底。然而常规的工艺中，沟道孔的刻蚀会对底部的半导体衬底造成损伤，从而影响了在底部生长的外延层的品质。并且，外延层容易受到沟道孔分布的影响。

一种改进的方法是不使用外延层，而是将沟道层从沟道孔侧壁露出，使用n掺杂的多晶硅作为源极线将沟道层侧壁电性连接到阵列共源极(acs)。然而，这种结构在源极线处无法使用空穴作为多数载流子(majority-carrier)来进行fn(fowlernordheimtunneling)擦除，这样，需要使用gidl(gateinduceddrainleakage，栅诱导漏极漏电)来诱导空穴擦除。这种方式速度更慢，尤其是在三维存储器件的靠近中间的层中。

技术实现要素：

本公开提供一种形成三维存储器的方法以及三维存储器，不必在沟道孔中形成外延层。

本发明的一个方面提出一种三维存储器，包括：衬底；经掺杂的阱区，位于所述衬底中，所述阱区与所述衬底接触；以及位于所述衬底上的堆叠层，所述堆叠层包括间隔的栅极层；

垂直穿过所述堆叠层且到达所述阱区的沟道结构，所述沟道结构包括沟道层，其中所述沟道层位于所述阱区的部分从所述沟道结构的侧面露出，从而与所述阱区接触。

在本发明的一实施例中，所述阱区在所述沟道结构周围与所述堆叠层的底部介质层接触，且接触的表面是平坦的。

在本发明的一实施例中，所述阱区包括在所述堆叠层的延伸方向上设置于所述沟道结构和所述堆叠层的底部介质层之间的突出部分。

在本发明的一实施例中，所述阱区包括在所述堆叠层的延伸方向上设置于所述沟道结构和所述堆叠层的底部栅极层之间的突出部分。

在本发明的一实施例中，所述栅极层包括底部选择栅，所述沟道层延伸到所述底部选择栅的位置。

在本发明的一实施例中，所述底部介质层在所述堆叠层的延伸方向上围绕所述阱区的所述突出部分。

在本发明的一实施例中，所述突出部分的顶表面在所述沟道结构的延伸方向上比所述底部介质层的底表面更高。

在本发明的一实施例中，所述底部栅极层在所述堆叠层的延伸方向上围绕所述阱区的所述突出部分。

在本发明的一实施例中，所述突出部分的顶表面在所述沟道结构的延伸方向上比所述底部栅极层的底表面更高。

在本发明的一实施例中，三维存储器还包括位于所述阱区和所述底部栅极层之间的绝缘层。

在本发明的一实施例中，所述阱区的所述突出部分围绕并且接触所述沟道层。

在本发明的一实施例中，所述沟道结构在所述阱区中的部分具有径向尺寸增大的支撑部。

在本发明的一实施例中，所述沟道结构包括存储器层，所述存储器层在所述阱区内沿着所述堆叠层的延伸方向延伸。

在本发明的一实施例中，所述沟道层从所述侧面露出的部分为圆柱面。

在本发明的一实施例中，所述阱区包括外延层，所述沟道层与所述外延层接触。

在本发明的一实施例中，三维存储器还包括垂直穿过所述堆叠层的阵列共源极，所述阱区与所述阵列共源极电性连接，其中所述阱区与所述阵列共源极之间设有接触区。

在本发明的一实施例中，所述阱区为p型掺杂。

在本发明的一实施例中，所述堆叠层包括一个堆栈或多个堆叠的堆栈。

本发明还提出一种三维存储器的制造方法，包括以下步骤：提供半导体结构，所述半导体结构具有衬底、位于所述衬底中的经掺杂的初始阱区、位于所述衬底上的牺牲层、位于所述牺牲层上的堆叠层以及垂直穿过所述堆叠层的沟道结构，其中所述初始阱区与所述衬底接触，所述沟道结构到达所述初始阱区且具有沟道层；形成垂直穿过所述堆叠层而到达所述牺牲层的栅线隙；去除所述牺牲层，露出所述沟道结构在所述牺牲层的部分的侧壁，在所述堆叠层与所述初始阱区之间形成间隙；去除所述沟道结构在所述间隙中的部分侧壁厚度，露出所述沟道层的一部分；以及将所述初始阱区扩展到所述间隙而成为最终阱区，所述最终阱区接触所述沟道层的所述一部分。

在本发明的一实施例中，所述最终阱区在所述沟道结构周围与所述堆叠层的底部介质层接触，且接触的表面是平坦的。

在本发明的一实施例中，在去除所述牺牲层之前还包括：去除所述堆叠层的初始底部介质层。

在本发明的一实施例中，将所述初始阱区扩展到所述间隙而成为最终阱区时，所述最终阱区与所述堆叠层的底部栅极层之间有另一间隙。

在本发明的一实施例中，上述方法还包括在所述另一间隙中形成绝缘层，作为所述堆叠层的最终底部介质层。

在本发明的一实施例中，通过对所述最终阱区执行氧化工艺而形成所述绝缘层。

在本发明的一实施例中，所述阱区包括在所述堆叠层的延伸方向上设置于所述沟道结构和所述堆叠层的最终底部介质层之间的突出部分。

在本发明的一实施例中，所述突出部分的顶表面在所述沟道结构的延伸方向上比所述最终底部介质层的底表面更高。

在本发明的一实施例中，所述最终底部介质层的厚度小于所述堆叠层中的每一个其他介质层的厚度。

在本发明的一实施例中，将所述初始阱区扩展到所述间隙而成为最终阱区时，所述最终阱区与所述堆叠层的底部介质层之间有另一间隙。

在本发明的一实施例中，上述方法还包括在所述另一间隙中形成导电层，作为所述堆叠层的底部栅极层。

在本发明的一实施例中，所述阱区包括在所述堆叠层的延伸方向上设置于所述沟道结构和所述堆叠层的底部介质层之间的突出部分。

在本发明的一实施例中，上述方法还包括在所述另一间隙中形成导电层之前还包括，在所述最终阱区表面形成绝缘层。

在本发明的一实施例中，提供半导体结构的步骤包括形成所述沟道结构，包括：形成垂直穿过所述堆叠层的沟道孔；扩充所述沟道孔位于所述牺牲层中的部分的径向尺寸；在所述沟道孔中形成所述沟道结构，使得所述沟道结构在所述牺牲层中的部分具有径向尺寸增大的支撑部。

在本发明的一实施例中，所述沟道结构包括存储器层，所述存储器层在所述牺牲层内沿着所述堆叠层的延伸方向延伸。

在本发明的一实施例中，形成垂直穿过所述堆叠层而到达所述牺牲层的栅线隙之后还包括：在所述栅线隙的内壁形成间隔层。

在本发明的一实施例中，所述间隔层包括位于内侧的第一层和位于外侧的第二层，所述牺牲层相对于所述第一层具有高刻蚀选择比，所述沟道结构的所述部分侧壁相对于所述第二层具有高刻蚀选择比。

在本发明的一实施例中，所述沟道层露出的部分为圆柱面。

在本发明的一实施例中，将所述初始阱区扩展到所述间隙而成为最终阱区的步骤包括：从所述初始阱区和所述沟道层的露出的部分生长外延层。

在本发明的一实施例中，生长外延层的步骤中，所述外延层在所述栅线隙处具有凹陷。

在本发明的一实施例中，上述方法还包括：在所述最终阱区上形成接触区；以及在所述栅线隙中形成阵列共源极，所述阵列共源极接触所述接触区。

在本发明的一实施例中，所述堆叠层包括一个堆栈或多个堆叠的堆栈。

在本发明的一实施例中，所述阱区为p型掺杂。

在本公开的一个方面提供的三维存储器及其形成方法中，由于不必在沟道孔底部形成外延层，可以避免这一技术的负面效果，例如沟道孔底部形貌不佳，外延层容易受到沟道孔分布影响等。而且，本公开的三维存储器及其形成方法不是使用n掺杂的源极线而是用p掺杂的阱区来做电性连接，因而不必使用擦除操作更慢的gidl，从而保持了擦除操作速度。

在本公开的一个方面提供的一种三维存储器及其制造方法中，在形成穿过堆叠层的沟道结构之后，并且在衬底和堆叠层之间形成外延层之前，去除在衬底上形成的堆叠层的底部介质层。可以避免形成沟道结构对外延层的影响。可以减少外延层和堆叠层的底部介质层之间界面处的缺陷，因为由外延层上形成的绝缘层替换了堆叠层的底部介质层。可以相应地提高三维存储器的制造良率和电气性能。

在本公开的一个方面提供的一种三维存储器及其制造方法中，在形成穿过堆叠层的沟道结构之后，形成的外延层与堆叠层之间留有间隙，该间隙可形成底部栅极层。可以避免形成沟道结构对外延层的影响。可以相应地提高三维存储器的制造良率和电气性能。

在本公开的一个方面提供的一种三维存储器及其制造方法中，通过在沟道结构的下部形成支撑部，可以缓解在该位置减薄侧壁对于支撑强度的影响，从而降低对沟道孔刻蚀的要求，增大工艺窗宽。

在本公开的一个方面提供的一种三维存储器及其制造方法中，在栅线隙侧壁形成间隔层，可以在去除沟道结构侧壁结构时保护栅线隙，避免栅线隙尺寸无法控制地增大。

附图说明

为让本公开的上述目的、特征和优点能更明显易懂，以下结合附图对本公开的具体实施方式作详细说明，其中：

图1是一种三维存储器的核心区剖面示意图。

图2是根据本公开第一实施例的三维存储器件的核心区剖面示意图。

图3是根据本公开第一实施例的一个变化例三维存储器件的核心区剖面示意图。

图4是本公开第一实施例的三维存储器的制造方法流程图。

图5a-5g是本公开一实施例的三维存储器的示例性制造过程中的剖面示意图。

图6a-6c是本公开一实施例的形成三维存储器的初始半导体结构的示例性过程中的剖面示意图。

图7a-7c是本公开一实施例的去除沟道结构的部分侧壁厚度的示例性过程中的剖面示意图。

图8a-8g是本公开一实施例的三维存储器的示例性制造过程中的剖面示意图。

图9a-9d是本公开一实施例的三维存储器的形成三维存储器的初始半导体结构另一个示例性制造过程中的剖面示意图。

图10a-10c是本公开一实施例的去除沟道结构的部分侧壁厚度的另一个示例性过程中的剖面示意图。

图11是根据本公开的第二实施例的三维存储器的制造方法的流程图。

图12a-12g是示出根据本公开第二实施例的三维存储器的制造方法的示意图。

图13是示出根据本公开的第二实施例的一个变化例的三维存储器的示意图。

图14是根据本公开的第二实施例的一个变化例的三维存储器的制造方法的流程图。

图15a-15g是示出根据本公开第三实施例的三维存储器的制造方法的示意图。

图16是根据本公开的第三实施例的三维存储器的制造方法的流程图。

具体实施方式

为让本公开的上述目的、特征和优点能更明显易懂，以下结合附图对本公开的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本公开，但是本公开还可以采用其它不同于在此描述的其它方式来实施，因此本公开不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本公开实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本公开保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。

本公开的实施例描述形成三维存储器的方法以及三维存储器，可以不必在沟道孔中形成外延层，并且不必使用gidl来诱导空穴擦除。

常规三维存储器的沟道孔底部设置了通过选择性外延生长(seg)工艺形成的外延层，期望有一种没有沟道孔内的外延层的工艺，从而避免其负面影响。

图1是一种三维存储器的核心区剖面示意图。图1使用scf(singlechannelformation)方法，即对于多层堆栈的沟道孔，第一沟道孔刻蚀并临时牺牲层填充完成后，再进行第二沟道孔的刻蚀，去除牺牲层后，第一、第二沟道孔同时填充。如图1所示，三维存储器100可包括核心区中的衬底11、下层堆栈12和上层堆栈13。下层堆栈12和上层堆栈13依次堆叠于衬底11之上。下层堆栈12包括间隔堆叠的多个栅极层12a和介质层12b，其中最下层的栅极层12a为底部选择栅。上层堆栈13包括间隔堆叠的多个栅极层13a和介质层13b。多个(图中示出4个)垂直于衬底的沟道结构14穿过下层堆栈12和上层堆栈13。沟道结构14可包括存储器层14a和沟道层14b。在此，存储器层14a可包括阻挡层、电荷捕获层和隧穿层。沟道结构14穿过下层堆栈12后到达衬底11，但沟道结构14中的沟道层14b不再通过外延层与衬底11电性连接，而是被存储器层14a隔绝。作为代替，在沟道结构14的侧壁去除了一圈存储器层而露出沟道层14b的一部分。例如是n掺杂的多晶硅构成的源极线15将沟道层14b连接到阵列共源极16。源极线15通过绝缘层17与衬底11隔离。这种结构虽然不必在沟道孔底部形成外延层，但是引入了新的问题。源极线15中无法使用空穴作为多数载流子(majority-carrier)来进行fn擦除。这样，需要使用gidl(gateinduceddrainleakage，栅诱导漏极漏电)来诱导空穴擦除，这种方式的擦除速度较常规方式，例如p型阱擦除方式更慢。

在本发明的各实施例的图中，尽管以单一材料的形式示出衬底，但可以理解，衬底中可以有附加的结构，例如一种或多种类型掺杂的阱区。

第一实施例

本公开的实施例描述一种三维存储器，可以克服现有三维存储器中存在的问题。三维存储器可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stairstep,ss)结构。但可以理解，这并非本公开的限制。字线连接区完全可以采用其他结构，例如平坦结构。从垂直方向看，阵列区可具有衬底和堆叠层，在核心区的堆叠层上形成有沟道孔阵列。图2是根据本公开第一实施例的三维存储器200的核心区剖面示意图。如图2所示，三维存储器200可包括衬底201、阱区202和堆叠层210。阱区202位于衬底201中且与衬底201接触。衬底201和阱区202都经过第一掺杂。第一掺杂例如是p型掺杂。堆叠层210位于衬底201上。在存在阱区202的位置，堆叠层210会位于阱区202之上。堆叠层210包括间隔的多个栅极层211。多个栅极层211中相邻的栅极层之间例如可以由介质层(或绝缘层)212隔开。栅极层211的层数与三维存储器200的层数有关。

堆叠层210中具有多个沟道孔213。每个沟道孔213内有沟道层215。对于电荷捕获型闪存(ctf)来说，每个沟道孔213内还有存储器层214。存储器层214可包括沿沟道孔213的径向从外向内设置的阻挡层、电荷捕获层和隧穿层。每个沟道孔213内还可有填充结构216，位于沟道层215内。然而可以理解，填充结构216可以省略。例如沟道层215可以在沟道孔213的径向扩展到填满目前填充结构216所占据的空间。尤其是，沟道层215在靠近阱区202的根部位置，可以在沟道孔213的径向扩展到填满目前填充结构216所占据的空间。这使得整个垂直沟道结构更为稳定。

在每个沟道孔213顶部还具有导电部217。此导电部217位于沟道层215之上，且与沟道层215接触。在本公开的实施例中，沟道孔213可为圆柱形孔，尽管并非作为限定。

沟道孔213中所形成的结构在此称为沟道结构。整个沟道结构垂直穿过堆叠层210且到达阱区202。沟道层215位于阱区202的部分215a从沟道结构的侧面露出，从而与阱区202接触。在本实施例中，沟道层215从沟道结构侧面露出的部分215a为圆柱面，这样可以起到较好的接触效果。但是可以理解，沟道层的部分215a也可以为其他轮廓。另一方面，三维存储器200包括垂直穿过堆叠层210的阵列共源极220，阵列共源极220与接触区203接触，接触区203则与阱区202接触。这样，当所在栅极导通时，形成导电部217、沟道层215、阱区202、接触区203到阵列共源极220的电流路径。在此，接触区203是位于阱区202与阵列共源极220之间设有n掺杂接触区。可以理解，阵列共源极220可通过绝缘层222与栅极层211的侧壁隔绝。在此，除了接触区203的位置外，阱区202与堆叠层的底部介质层212a是完整接触的，二者之间没有间隙。尤其是，阱区202在沟道结构周围与堆叠层的底部介质层212a接触，且接触的表面基本上是平坦的。

在本实施例中，阱区202是p型掺杂，这样沟道层215与阱区202之间是电性连接。因此本实施例的存储器可以提供空穴作为多数载流子来进行fn擦除。

继续参考图2所示，栅极层211中包含底部选择栅(bottomselectgate,bsg)211a。底部选择栅211a与阱区202和接触层203之间通过底部介质层212a隔开。在本实施例中，各沟道孔213中对应底部选择栅211a的位置的结构是沟道层215。也就是说，沟道层215向下延伸到底部选择栅211a的位置。由于沟道层215与阱区202是电性连接，因此底部选择栅211a所在的晶体管的沟道是呈“l”形，从沟道层215延伸到阱区202。相比之下，传统的三维存储器中，各沟道孔中对应底部选择栅的位置的结构是外延层。作为另一对比，图1所示的三维存储器中，n掺杂的源极线15与沟道层14b电性连接，底部选择管(底部选择栅12a所在的晶体管)的沟道呈直线形。

在本公开的实施例中，阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷捕获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。阻挡层、电荷捕获层、隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(sion/sin/sio)的多层结构；沟道层215示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高k(介电常数)氧化层；沟道层的材料可以包括单晶硅、单晶锗、sige、si:c、sige:c、sige:h等半导体材料。

图2所示为具有单个堆栈的三维存储器。在另一实施例中，本公开也可使用为多个堆栈的三维存储器。图3是根据本公开第一实施例的一个变化例三维存储器件的核心区剖面示意图。如图3所示，三维存储器300可包括衬底301、阱区302、第一堆栈310和第二堆栈320。第一堆栈310和第二堆栈320位于衬底301上且依次堆叠，组成堆叠层。可以理解，这里的堆栈数量仅为举例，在实际实施时可以有更多堆栈。第一堆栈310包括间隔的多个第一栅极层311。多个第一栅极层311中相邻的第一栅极层311之间例如可以由第一绝缘层312隔开。类似地，第二堆栈320包括间隔的第二栅极层321。多个第二栅极层321中相邻的第二栅极层321之间例如可以由第二绝缘层322隔开。第一栅极层311和第二栅极层321的层数与三维存储器300的层数有关。

第一堆栈310中具有多个第一沟道孔313。第二堆栈310中具有多个第二沟道孔323，每个第二沟道孔323对应一个第一沟道孔313。每个第二沟道孔323基本上与一个第一沟道孔313对准。然而由于工艺及所使用的光刻机精密度所限，第一沟道孔313相对于第二沟道孔323在衬底301的延伸方向(图中x方向)上可以存在一定程度的偏移，如图3所示的那样。甚至，在保持两个沟道孔有一定重叠的条件下，第二沟道孔323一个方向(例如图中右侧)的侧壁可以偏移到第一沟道孔313的侧壁的外面。偏移值与工艺/机台有关。每个第一沟道孔313和第二沟道孔323内有沟道层315。对于电荷捕获型闪存(ctf)来说，每个第一沟道孔313和第二沟道孔323内还有存储器层314。存储器层314可包括沿第二沟道孔323的径向从外向内设置的阻挡层、电荷捕获层和隧穿层。每个第一沟道孔313和第二沟道孔323内还可有填充结构316，位于沟道层315内。然而可以理解，填充结构316可以省略。例如沟道层315可以在第一沟道孔313和第二沟道孔323的径向扩展到填满目前填充结构316所占据的空间。尤其是，沟道层315在靠近阱区302的根部位置，可以在沟道孔313的径向扩展到填满目前填充结构316所占据的空间。这使得整个垂直沟道结构更为稳定。在每个沟道孔323顶部还具有导电部317。此导电部317与沟道层315接触。

在本公开的实施例中，第一沟道孔313和第二沟道孔323可为圆柱形孔，尽管并非作为限定。

继续参考图3，沟道层315位于阱区302的部分315a从沟道结构的侧面露出，从而与阱区302接触。另一方面，三维存储器300包括垂直穿过第一堆栈310和第二堆栈320的阵列共源极330，阱区302与接触区303接触，接触区303则与阱区302接触。这样，当所在栅极导通时，形成导电部317、沟道层315、阱区302、接触区303到阵列共源极330的电流路径。在此，接触区303是位于阱区202与阵列共源极220之间的n掺杂接触区。可以理解，阵列共源极330可通过绝缘层332与栅极层311和321的侧壁隔绝。在此，除了接触区303的位置外，阱区302与堆叠层的底部介质层312a是完整接触的，二者之间没有间隙。尤其是，阱区302在沟道结构周围与堆叠层的底部介质层312a接触，且接触的表面基本上是平坦的。

在本实施例中，阱区302是p型掺杂，这样沟道层315与阱区302之间是电性连接。因此本实施例的存储器可以提供空穴作为多数载流子来进行fn擦除。

继续参考图3所示，栅极层311中包含底部选择栅(bottomselectgate,bsg)311a。底部选择栅311a与阱区302和接触层303之间通过底部介质层312a隔开。在本实施例中，各沟道孔313中对应底部选择栅311a的位置的结构是沟道层315。也就是说，沟道层315向下延伸到底部选择栅311a的位置。由于沟道层315与阱区302是电性连接，因此底部选择栅311a所在的晶体管的沟道是呈“l”形，从沟道层315延伸到阱区302。相比之下，传统的三维存储器中，各沟道孔中对应底部选择栅的位置的结构是外延层。作为另一对比，图1所示的三维存储器中，由于n掺杂的源极线15与沟道层14b电性连接，其底部选择管的沟道(底部选择栅12a所在的晶体管)是直线形。

图2和图3所示的三维存储器为电荷捕获型存储器(ctf)，其中电荷捕获层是通过介电层来实现电荷存储。然而可以理解，本公开的实施例还可以实施在浮栅型存储器中，其中电荷捕获层是通过浮置栅极来实现。电荷捕获层例如包括多晶硅材料。

图4是本公开一实施例的形成三维存储器件的流程图。图5a-5g是本公开第一实施例的形成三维存储器件的方法的示例性过程示意图。下面参考图4-5g所示描述本实施例的形成三维存储器的方法。

在步骤402，提供半导体结构。

此半导体结构是将被用于后续制程以最终形成三维存储器件的至少一部分。半导体结构可包括阵列区，阵列区可包括核心区和字线连接区。从垂直方向看，核心区具有衬底、位于衬底中的第一掺杂的初始阱区、位于衬底上的牺牲层、位于牺牲层上的堆叠层以及垂直穿过堆叠层的沟道结构。在此，初始阱区与衬底接触，沟道结构到达初始阱区且具有沟道层。可以理解，此处的堆叠层可以包括单个或者多个堆栈。

在图5a中所示例的半导体结构500a可包括衬底501、位于衬底501中的第一掺杂的初始阱区502、位于衬底上的牺牲层503以及位于牺牲层503上的堆叠层510。初始阱区502和牺牲层503之间可具有停止层504。堆叠层510可为第一材料层511和第二材料层512交替层叠的叠层。第一材料层511可为栅极层或伪栅极层。第二材料层512为介质层。堆叠层栈510中设有垂直于衬底501表面的沟道结构，包括沟道层515和导电部517，二者相互电连接。在此，导电部517可为位于沟道孔513内的多晶硅插塞(polyplug)。在此，沟道层515底部并未通过外延层与初始阱区502电性连接。另外，堆叠层510的底部为用于之后形成底部选择栅的第一材料层511a。如图5a所示，沟道层515可向下延伸到第一材料层511a的位置，充当底部选择栅的沟道。

沟道结构还可包括在沟道层515与沟道结构所在的沟道孔513之间从外到内设置的阻挡层、电荷捕获层和隧穿层。这些层构成存储器层514。存储器层514可以不是设置在沟道孔内的介质层，而是设置在第一材料层511中靠近第一沟道孔的横向沟槽内的浮栅结构。存储器层514的一些示例细节将在后文描述。

在本公开的实施例中，衬底501的材料例如是硅。初始阱区502的材料例如是硅。衬底501和初始阱区502都可经过第一掺杂，例如p型掺杂。牺牲层503可选择与第一材料层511和第二材料层512有刻蚀选择性的材料。例如牺牲层503可为多晶硅或非晶硅。停止层504的材料例如是氧化硅。第一材料层511和第二材料层512例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(cvd)、原子层沉积(ald)或其他合适的沉积方法，依次在衬底501上交替沉积氮化硅和氧化硅，形成堆叠层510。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底501中可根据需要形成各种阱区；沟道层515内还可设有填充结构516。填充结构516可以起到支撑物的作用。填充结构516的材料可以是氧化硅。填充结构516可以是实心的，在不影响器件可靠性的前提下也可以是中空的。此外，所举例的各层的材料仅仅是示例性的，例如衬底501还可以是其他含硅的衬底，例如soi(绝缘体上硅)、sige、si:c等。

在步骤404中，形成垂直穿过堆叠层而到达牺牲层的栅线隙。

在此步骤中，可以在半导体结构中，形成在垂直于衬底的方向上贯穿堆叠层的各种栅线隙(gatelineslit,gls)，从而将核心区划分为多个块存储区和/或指存储区。

在图5b中的半导体结构500b上形成了在垂直于衬底501的贯穿堆叠层510的栅线隙518。栅线隙518到达牺牲层503，去除了牺牲层503的部分厚度，或者停留在牺牲层503的上表面。形成栅线隙518的方法包括对堆叠层的刻蚀。在刻蚀之前，可先对堆叠层510顶部的第二材料层512加厚以保护沟道结构。

在步骤406中，去除牺牲层，露出沟道结构在牺牲层的部分的侧壁，在堆叠层与初始阱区之间形成间隙。

在此步骤中，去除牺牲层，在堆叠层与初始阱区之间形成间隙。此时沟道结构在牺牲层的部分的侧壁露出在间隙中。

在图5c中的半导体结构500c中，去除牺牲层而形成了间隙505。间隙505露出沟道结构在牺牲层的部分的侧壁，且露出停止层504。去除牺牲层的方法例如是湿法刻蚀。在此，堆叠层最底层的第二材料层、停止层504以及沟道结构在牺牲层的部分的外侧壁的阻挡层可以作为湿法刻蚀的停止层。

在步骤408中，去除沟道结构在牺牲层的部分侧壁厚度，露出沟道层的一部分。

在此步骤中，通过间隙去除沟道结构的部分侧壁厚度，包括阻挡层、电荷捕获层和隧穿层，从而露出沟道层的一部分。在这一步骤中，可通过多次湿法刻蚀、多次干法刻蚀(如气体刻蚀)或者湿法加上干法刻蚀(如气体刻蚀)来依次去除阻挡层、电荷捕获层和隧穿层，其细节将在后文描述。在这一过程中，停止层也会被去除，从而露出阱区以及未覆盖阱区的衬底。在这一过程中，使用湿法刻蚀来使得阱区和衬底露出，相比使用等离子体的方式，对阱区和衬底的损害更小。

在图5d中的半导体结构500d中，露出了沟道层515的一部分515a，同时露出了阱区502。在此示例中，沟道层515从沟道结构侧面露出的部分515a为圆柱面。

在步骤410，将初始阱区扩展到间隙而成为最终阱区，最终阱区接触沟道层的一部分。

在此步骤中，利用去除牺牲层而形成的间隙来扩展初始阱区，使之填满间隙，成为能够接触沟道层的最终阱区。在一个实施例中，可以使用生长工艺来扩展初始阱区。例如从初始阱区和沟道层的露出的部分进行选择性外延生长(selectiveepitaxialgrowth,seg)，形成外延层。外延层的材料例如是硅。在另一个实施例中，可以使用沉积的方式来扩展初始阱区。

在图5e中的半导体结构500e中，扩展后的最终阱区502’已经填满了间隙，从而接触沟道层515从沟道结构侧面露出的部分515a。在此示例中，可以使用seg工艺在初始阱区上生长外延层，而得到最终阱区。最终阱区502’在栅线隙518处具有凹陷502a。在图5e的示例中，凹陷502a在衬底延伸方向(图中水平方向)的尺寸与栅线隙518的特征尺寸大致相同。在其他示例中，生长的外延层可以不具有凹陷502a，而是平整的；或者生长的外延层可以凸出到栅线隙518中；在这些示例中，可以通过额外的工艺去除多余的外延层。

在步骤412，在最终阱区上形成接触区。

在此步骤中，在最终阱区上形成用于与阵列共源极电性连接的接触区。当堆叠层中使用了伪栅极层时，可以在此过程中将伪栅极层替换为栅极层。

在图5f中的半导体结构500f中，去除伪栅极层，从而在第二材料层512之间形成间隙。在此步骤中，还可以对最终阱区502’与堆叠层最下方的第二材料层512之间的界面进行短暂的热处理。在图5g中的半导体结构500g中，形成栅极层511’。栅极层的材料例如是氮化钛(tin)或者钨(w)。栅极层511’与沟道结构之间可形成有高k(介电系数)氧化层。继续参考图5g，在最终阱区502’上形成接触区506。

在步骤414，在栅线隙中形成阵列共源极，阵列共源极接触所述接触区。

在此步骤中，在栅线隙形成阵列共源极以通过接触区、最终阱区的路径连接沟道层。

此步骤形成的半导体结构可参考图2所示。

至此，三维存储器的沟道结构的工艺基本完成。在这些工艺完成后，再加上常规的工艺，即可得到本公开实施例的三维存储器。举例来说，当三维存储器为浮栅型存储器时，堆叠层510为栅极堆栈，堆叠层中的第一材料层511为栅极层，在步骤412中不需经过材料替换的步骤。

在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

图6a-6c是本公开一实施例的形成三维存储器的初始半导体结构的示例性过程中的剖面示意图。下面参考图6a-6c描述这一示例性过程。

首先提供如图6a所示的半导体结构600a，其包括衬底501、位于衬底501中的第一掺杂的初始阱区502、位于衬底上的牺牲层503以及位于牺牲层503上的堆叠层510。初始阱区502和牺牲层503之间可具有停止层504。堆叠层510可为第一材料层511和第二材料层512交替层叠的叠层。第一材料层511可为栅极层或伪栅极层。第二材料层512为介质层。

接着，在半导体结构600a中形成沟道孔513，如图6b的半导体结构600b所示。

然后，在沟道孔513中形成包括存储器层514和沟道层515的沟道结构，如图6c的半导体结构600c所示。之后，在半导体结构600c的沟道孔中形成填充结构516和导电部517，即得到图5a的半导体结构500a。

图7a-7c是本公开一实施例的去除沟道结构的部分侧壁厚度的示例性过程中的剖面示意图。下面参考图7a-7c描述这一示例性过程。

首先如图7a所示，去除沟道结构侧壁最外侧的阻挡层514a，从而露出电荷捕获层514b。这一步骤同时会去除初始阱区502之上的停止层504，从而露出初始阱区502。这一步骤可通过湿法刻蚀处理，在侧壁方向，湿法刻蚀会在电荷捕获层514b处停止；在顶面，湿法刻蚀会将堆叠层510最下方的第二材料层512减薄；在底面，湿法刻蚀会留下薄的停止层504或者完全去除停止层504。

接着如图7b所示，去除沟道结构侧壁的电荷捕获层514b，从而露出隧穿层514c。这一步骤可通过湿法刻蚀处理，在侧壁方向，湿法刻蚀会在隧穿层514c处停止；在顶面，湿法刻蚀会停留在堆叠层510最下方的第二材料层512处；在底面，湿法刻蚀会停留在残留的停止层504(如果有残留的话)或者停留在初始阱区502上。

接着如图7c所示，去除沟道结构侧壁的隧穿层514c，从而露出沟道层的一部分515a。这一步骤可通过湿法刻蚀处理，在侧壁方向，湿法刻蚀会在沟道层的一部分515a处停止；在顶面，湿法刻蚀减薄堆叠层510最下方的第二材料层层512；在底面，湿法刻蚀会停留在初始阱区502上。作为替代，这一步骤还可以通过气体刻蚀处理，在侧壁方向，气体刻蚀会在沟道层的一部分515a处停止；在顶面，气体刻蚀减薄堆叠层510最下方的第二材料层层512；在底面，气体刻蚀会停留在初始阱区502上。图8a-8f是本公开一实施例的形成三维存储器的示例性过程中的剖面示意图。此示例性过程可用于形成图3所示的包含多个堆栈的三维存储器件。参考图8a-8f所示，首先提供如图8a所示的半导体结构800a，其包括衬底801、位于衬底801中的第一掺杂的初始阱区802、位于衬底上的牺牲层803以及位于牺牲层803上的第一堆栈810。初始阱区802和牺牲层803之间可具有停止层804。第一堆栈810可为第一材料层811和第二材料层812交替层叠的叠层。第一材料层811可为栅极层或伪栅极层。第二材料层812为介质层。在此，各个层的材料的示例与图6a所示的各个层的材料可以是相同的，在此不再展开。

接着，在半导体结构800a中形成穿过第一堆栈510的第一沟道孔813，如图8b的半导体结构800b所示，其穿过牺牲层803到达初始阱区802。可在半导体结构800a中刻蚀第一堆栈810，形成第一沟道孔813。

然后如图8c所示，在沟道孔813位于牺牲层803和初始阱区802的部分形成阻挡层805，得到半导体结构800c。阻挡层805可以是氧化层，例如氧化硅。

之后，如图8d所示，在第一沟道孔813中形成牺牲层818，得到半导体结构800d。牺牲层818的材料可以是多晶硅或者非晶硅。接着在第一堆栈810上形成第二堆栈820。第二堆栈820为第一材料层821和第二材料层822交替层叠的叠层。之后，形成穿过第二堆栈820的第二沟道孔823，其到达牺牲层817，且基本上与第一沟道孔813对准。

之后，如图8e所示，去除牺牲层818，从而露出第一沟道孔813，得到半导体结构800e。

之后，如图8f所示，形成包括存储器层814和沟道层815的沟道结构，得到半导体结构800f。之后，在第一沟道孔813和第二沟道孔823中形成填充结构816和导电部817。在此，导电部817可为多晶硅插塞。可选地，沟道层815内可形成填充结构816。填充结构816可以起到支撑物的作用。填充结构816的材料可以是氧化硅。填充结构816可以是实心的，也可以是中空的。

之后，经过类似图5a-5f的步骤，得到图8g所示的半导体结构800g，在此结构中，沟道层815位于最终阱区802’的部分815a从沟道结构的侧面露出，从而与阱区802’接触。在本实施例中，沟道层815从沟道结构侧面露出的部分815a为圆柱面，这样可以起到较好的接触效果。但是可以理解，沟道层的部分815a也可以为其他轮廓。之后在栅线隙818形成阵列共源极以通过接触区803、阱区802’的路径电性连接沟道层815。此步骤形成的半导体结构可参考图3所示。

图9a-9c是本公开一实施例的三维存储器的形成三维存储器的初始半导体结构另一个示例性制造过程中的剖面示意图。在形成如图9a的沟道孔513后，可以如图9b所示，扩充沟道孔位于牺牲层503中的部分的径向尺寸，形成凹槽513a。凹槽513a可以是围绕沟道孔513一圈，也可以是围绕沟道孔513周向的一部分。可以通过例如湿法刻蚀来形成凹槽513a。之后，可以形成如图9c所示的沟道结构，包括存储器层514、沟道层515以及填充结构516。在此，沟道结构在牺牲层中的部分具有径向尺寸增大的支撑部513b。这一支撑部513b可以弥补沟道结构在牺牲层503处被减薄导致的强度减弱。在本公开的实施例中，支撑部513a的径向宽度可为10-40nm。

可以理解，在图9c后，半导体结构可经历图4的方法及图5a-5g的示例性过程，最终，支撑部513b侧壁的存储器层514a被去除，得到图9d所示的支撑部513b1。有利的是，随着支撑部513b中垂直延伸的存储器层514a被去除，沿着沟道层515a的电流到达最终阱区502’后将可水平流动而不会受垂直的存储器层514a阻挡。

在上面的例子中，对牺牲层和存储器层的刻蚀过程实质上都会刻蚀栅线隙518，从而影响其形貌和尺寸。把初始栅线隙518刻蚀得小一些，以便容许在对牺牲层和存储器层的刻蚀过程中栅线隙518被进一步刻蚀，可部分缓解这一问题。但是栅线隙518的尺寸扩大仍是不可控的。图10a-10c是本公开一实施例的去除沟道结构的部分侧壁厚度的另一个示例性过程中的剖面示意图。参考图10a所示，可在形成栅线隙518后，在栅线隙518的内壁形成间隔层519。间隔层519可以在刻蚀牺牲层503和牺牲层503中的存储器层514时，保护栅线隙518的侧壁。间隔层519可以是单一材料，例如氧化铝或氮化钛，其使得牺牲层503和存储器层514相对于间隔层519都有高刻蚀选择比。这样，在刻蚀牺牲层503和存储器层514时间隔层519基本上不会受损。间隔层519还可以是多层材料，例如图10a所示那样，包括内侧(靠近栅线隙518的侧壁)的第一层519a和位于外侧的第二层519b。牺牲层503相对于第二层519b具有高刻蚀选择比。这样，在刻蚀牺牲层503时间隔层519基本上不会受损。第一层519a的材料可以与存储器层514中的电荷捕获层514b的材料相同，第二层519b的材料可以与存储器层514中的隧穿层514c的材料相同。存储器层514中的阻挡层514a相对于第一层519a则具有高刻蚀选择比。在刻蚀存储器层514中的阻挡层514a时第一层519a基本上不会受损。在刻蚀存储器层514中的电荷捕获层514b时第一层519a被一起刻蚀去除，从而露出第二层519b。在刻蚀存储器层514中的隧穿层514c时第二层519b被一起刻蚀去除。

相对于通常为多晶硅或非晶硅的牺牲层503，第一层519a的材料可以是氮化硅。相对于通常为氧化硅-氮化硅-氧化硅的存储器层514，第一层519a的材料可以是氮化硅，第二层519b的材料可以是氧化硅或氮氧化硅。

如图10b所示，去除牺牲层503，形成间隙503a。在这一过程中，可先去除栅线隙518底壁的间隔层，再去除牺牲层503。

之后，可参考图10c所示，去除存储器层514，在这一过程中，间隔层519也会被去除。

第二实施例

请参考图11-12g。图11是根据本公开的第二实施例的三维存储器的制造方法的流程图。图12a-12g是示出了本实施例中的三维存储器的制造方法的示意图。提供了三维存储器的制造方法，该制造方法包括以下步骤。

在步骤1102中，提供衬底，并在衬底上形成堆叠层。

如图12a所示，在衬底10上形成堆叠层20，堆叠层20可以是堆叠层。在一些实施例中，堆叠层20可以包括在垂直于衬底10的表面的垂直方向d1上(但不限于此)交替叠置的多个第一材料层24和第二材料层22。第一材料层24可以作为牺牲层(或伪栅极层)。第二材料层22可以作为介质层。堆叠层20中的介质层22和牺牲层24可以包括电介质材料，包括但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施例中，介质层22的材料成分可以与牺牲层24的材料成分不同，用于在至少在堆叠层20的一个横向侧面上形成阶梯结构(未示出)的步骤中提供所需的蚀刻选择性。例如，每一个介质层22可以是氧化硅层，每一个牺牲层24可以是氮化硅层，但不限于此。在一些实施例中，电介质叠层中的介质层22和牺牲层24的总数可以是32或64，但不限于此。在其他实施例中，第一材料层24也可以不是将被替代为导电层的牺牲层，而是栅极层。

在一些实施例中，垂直方向d1也可以被视为衬底10的厚度方向，衬底10可以包括硅(例如，单晶硅、多晶硅)、硅锗(sige)、碳化硅(sic)、氮化镓(gan)、磷化铟(inp)、砷化镓(gaas)、锗(ge)、绝缘体上硅(soi)、绝缘体上锗(goi)或其任意适当组合。此外，在一些实施例中，可以在形成堆叠层20的步骤之前形成第一掺杂区(或初始阱区)12和保护层(或停止层)14，但不限于此。在一些实施例中，第一掺杂区12可以是通过注入工艺形成于衬底10中的掺杂阱，保护层14可以在注入工艺之前形成于衬底10上。例如，在衬底10是p型半导体衬底时，第一掺杂区12可以是形成于衬底10中的p型掺杂阱，但不限于此。在一些实施例中，保护层14可以包括在形成第一掺杂区12之前通过对衬底10进行氧化处理形成的氧化层。在一些实施例中，可以在形成堆叠层20之前在衬底10上形成牺牲层(或虚设层)16，牺牲层16可以在垂直方向d1上位于衬底10和堆叠层20之间。具体而言，牺牲层16可以在垂直方向d1上位于保护层14和堆叠层20之间。牺牲层16可以包括多晶硅、非晶硅或与介质层22的材料和牺牲层24的材料不同的其他适当的牺牲材料。

在步骤1104中，形成在垂直方向上穿过堆叠层的一个或多个沟道结构。

如图12b所示，可以形成在垂直方向d1上穿过堆叠层20的一个或多个沟道结构30。在一些实施例中，沟道结构30可以在垂直方向d1上穿过堆叠层20、牺牲层16和保护层14，以部分设置于第一掺杂区12中，并且沟道结构30优选不穿过第一掺杂区12，但不限于此。因此，沟道结构30的下部可以在垂直方向d1上位于堆叠层20下方，并在与垂直方向d1正交的水平方向d2上被牺牲层16围绕。在一些实施例中，可以在形成沟道结构30的步骤之前在堆叠层20上形成第一帽盖层26，沟道结构30中的每一个还可以在垂直方向d1上穿过第一帽盖层26。第一帽盖层26可以包括氧化层，例如氧化硅层，或其他适当的绝缘材料。

沟道结构30可以包括垂直存储结构，例如nand串或其他适当的垂直存储结构。例如，沟道结构30可以包括阻挡层31、电荷捕获层(或存储层)32、隧穿层33、沟道层(或半导体层)34、填充结构53和导电部36。可以通过如下方式来形成沟道结构30：形成垂直穿过第一帽盖层26、堆叠层20、牺牲层16和保护层14并部分位于第一掺杂区12中的沟道孔；在沟道孔的表面上共形地形成阻挡层31；在阻挡层32上共形地形成电荷捕获层32；在电荷捕获层32上共形地形成隧穿层33；在隧穿层33上共形地形成沟道层34；在沟道层34上形成填充结构35；以及在填充结构35上形成导电部36。因此，沟道层34可以在水平方向d2上围绕填充结构35，隧穿层33、电荷捕获层32和阻挡层31可以在水平方向d2上围绕沟道层34。可以通过一种或多种薄膜沉积工艺，例如ald、cvd、pvd、任何其他适当的工艺或其任意组合分别形成阻挡层31、电荷捕获层32、隧穿层33、沟道层34、填充结构35和导电部36，并可以执行一种或多种平坦化工艺和/或回蚀工艺来形成沟道结构30，但不限于此。

在一些实施例中，阻挡层31可以用于阻挡电荷的外流，阻挡层31可以包括氧化硅层或氧化硅/氮化硅/氧化硅(ono)层的组合。在一些实施例中，阻挡层31可以包括高介电常数(高k)电介质(例如，氧化铝)，但不限于此。来自沟道层34的电子或空穴可以通过隧穿层33隧穿进入电荷捕获层32中。电荷捕获层32可以用于存储电荷(电子或空穴)，用于存储操作。在一些实施例中，电荷捕获层32中电荷的存储或消除可能影响半导体沟道的开/关状态和/或导电性，电荷捕获层32可以包括一个或多个材料膜，材料包括，但不限于氮化硅、氮氧化硅、氧化硅和氮化硅的组合或其任意组合。在一些实施例中，隧穿层33可以用于隧穿电荷(电子或空穴)，隧穿层33可以包括电介质材料，包括，但不限于氧化硅、氮化硅、氮氧化硅或其任意组合。在一些实施例中，沟道层34可以包括非晶硅、多晶硅或其他适当的半导体材料。在一些实施例中，填充结构35可以包括氧化物或其他适当的绝缘材料，填充结构35可以包括一个或多个空气隙v，但不限于此。在一些实施例中，导电部36可以形成于填充结构35上方的凹陷上，导电部36可以包括多晶硅或其他适当的导电材料。值得指出的是，本公开的沟道结构30不限于上述部件和制造方式。在一些实施例中，沟道结构30可以包括其他部件和/或由其他制造方式形成。

在步骤1106，去除了堆叠层的底部介质层。

如图12c和12d所示，在步骤1106中，去除了堆叠层20的底部介质层22a。底部介质层22a是堆叠层20中最底部的介质层22，在一些实施例中，底部介质层22a可以直接接触牺牲层16，但不限于此。在一些实施例中，在形成沟道结构30的步骤之后且在去除底部介质层22a的步骤之前，可以形成垂直穿过第一帽盖层26和堆叠层20的一个或多个缝隙，例如栅线隙44，以用于暴露牺牲层16的一部分。此外，在一些实施例中，可以在形成栅线隙44的步骤之前在第一帽盖层26和沟道结构30上形成第二帽盖层42，栅线隙44可以进一步在垂直方向d1上穿过第二帽盖层42。第二帽盖层42可以包括氧化物层，例如氧化硅层，或其他适当的绝缘材料。可以经由栅线隙44通过一次或多次蚀刻工艺去除底部介质层22a。具体而言，在一些实施例中，可以在去除底部介质层22a的步骤之前并且在形成沟道结构30的步骤之后，通过蚀刻工艺(例如，适当的湿法蚀刻工艺)去除牺牲层16。在去除牺牲层16之后，可以暴露沟道结构30的一部分，可以执行一次或多次蚀刻工艺以去除阻挡层31的一部分、电荷捕获层32的一部分和隧穿层33的一部分，以用于暴露沟道结构30的沟道层34的一部分。在一些实施例中，可以形成横向穿过(例如，在水平方向d2上)阻挡层31、电荷捕获层32和隧穿层33的开口46，以用于暴露堆叠层20下方的沟道层34的一部分，开口46可以在垂直方向d1上位于堆叠层20和第一掺杂区12之间。

此外，在去除牺牲层16的步骤之后也可以暴露保护层14和底部介质层22a的底表面。在一些实施例中，可以通过蚀刻工艺，尤其是湿法蚀刻工艺，尤其是在保护层14、阻挡层31和底部介质层22a的材料彼此类似时，去除保护层14、阻挡层31的一部分和底部介质层22a的一部分。在一些实施例中，接下来可以通过蚀刻工艺去除剩余的底部介质层22a，以用于去除隧穿层33。为了完全去除底部介质层22a并减少对堆叠层20中其他介质层22的蚀刻损伤，底部介质层22a的厚度优选可以小于堆叠层20中的其他介质层22中的每一个的厚度，但不限于此。此外，底部牺牲层24a的厚度优选可以大于堆叠层20中的其他牺牲层24中的每一个的厚度，用于提供用于接下来形成底部介质层22a替代品的空间，但不限于此。在去除牺牲层16、保护层14、底部介质层22a之后，可以在垂直方向d1上在第一掺杂区12和堆叠层20之间形成间隙48，例如空气隙。

在步骤1108中，在去除底部介质层之后，在衬底和堆叠层之间形成外延层。

如图12e所示，在步骤1108中，在去除初始的底部介质层22a之后，在衬底10和堆叠层20之间形成外延层50。在一些实施例中，外延层50可以是通过选择性外延生长(seg)工艺形成于第一掺杂区12上的硅层，外延层50可以生长于由开口46暴露的第一掺杂区12的表面和/或沟道层34的表面，但不限于此。在一些实施例中，外延层50可以包括其他适当的外延材料和/或由其他适当的工艺形成。外延层50可以直接接触沟道结构30的沟道层34并与其电连接，例如，直接接触由开口46暴露的沟道层34的部分并与其电连接，但不限于此。在一些实施例中，外延层50可以变成第一掺杂区12的一部分，因为第一掺杂区12中的掺杂剂(例如硼)可能扩散到外延层50中。在形成外延层50后，可以认为第一掺杂区12从图12d的高度被扩展到图12e的高度。此时第一掺杂区12与堆叠层20之间仍有缩小的另一间隙48a。在其他实施例中，可以对外延层50进行掺杂而形成掺杂区，此时也可将外延层50视为扩大后的第一掺杂区12的一部分。

在步骤1110中，在外延层上形成绝缘层。

如12e所示，在步骤1110中，在外延层50上形成绝缘层52。绝缘层52可以在垂直方向d1上位于外延层50和堆叠层20的介质层22之间。绝缘层52可以被视为堆叠层20中底部介质层的替代品，且作为最终底部介质层。在一些实施例中，绝缘层52可以包括氧化物层，例如氧化硅层，或其他适当的绝缘材料。在一些实施例中，可以通过对外延层50执行氧化工艺来形成绝缘层52，氧化工艺可以包括化学氧化处理、热氧化处理或其他适当的氧化方式。在一些实施例中，可以在形成绝缘层52之前，由另一间隙48a将外延层50与堆叠层20分隔开。在一些实施例中，可以将外延层50的至少一部分与堆叠层20的底部牺牲层24a连接。在一些实施例中，外延层50可以包括在堆叠层20的延伸方向，即图中水平方向d2上位于绝缘层52和沟道结构30之间的突出部分50p，外延层50的顶表面(例如，突出部分50p的最上表面)可以在沟道结构的延伸方向，即垂直方向d1上比绝缘层52的底表面更高，但不限于此。此外，可以去除堆叠层20的牺牲层24。在一些实施例中，可以在形成绝缘层52的步骤之前去除牺牲层24，以避免影响对外延层50执行的氧化工艺。在一些实施例中，可以在形成绝缘层52的步骤之后去除牺牲层24，以控制绝缘层52的厚度。在一些实施例中，可以通过去除绝缘层52的一部分和外延层50的一部分以在栅线隙44的底部形成凹陷54，但不限于此。

在步骤1112中，利用导电层替代堆叠层中的牺牲层。

如图12f所示，在步骤1112中，可以利用导电层62替代堆叠层20中的牺牲层24，以便形成包括在垂直方向d1上交替叠置的介质层22和导电层62的交替导电/电介质叠层60。可以在形成绝缘层52的步骤之后形成导电层62，可以将绝缘层52视为交替导电/电介质叠层60中的底部介质层，但不限于此。在一些实施例中，可以在沟道结构30和导电层62中的每一个之间形成高k介质层和阻挡层(未示出)。导电层62可以包括导电材料，包括，但不限于w、co、cu、al、掺杂硅、多晶硅、硅化物或其任意组合。可以通过薄膜沉积工艺，例如cvd、ald、任何其他适当的工艺来形成导电层62。可以去除导电层62的对应于栅线隙44的一部分，并可以在凹陷54下方的外延层50中形成第二掺杂区56，但不限于此。在一些实施例中，源极结构(未示出)可以形成在栅线隙44中并且与第二掺杂区56连接。

在本公开的制造方法中，在形成外延层50的步骤之前形成沟道结构30，因此可以避免沟道结构30和/或形成沟道结构30的步骤对外延层50的影响。可以改善形成沟道结构30的工艺窗口，因为不必考虑沟道结构30对外延层50的外延生长条件的影响。可以由外延层50上形成的绝缘层52替代堆叠层的底部介质层，以用于减少外延层和堆叠层的底部介质层之间的界面处的缺陷。可以相应地提高三维存储器的制造良率和电气性能。

如图12g所示，可以通过上述制造方法来形成三维存储器101。三维存储器101可以包括衬底10、堆叠层60、外延层50和沟道结构30。交替导电/电介质叠层60可以设置于衬底10上。堆叠层60可以包括在垂直方向d1上交替叠置的多个介质层22和多个导电层62，可以将绝缘层52视为堆叠层60中的底部介质层。外延层50可以在垂直方向d1上设置于衬底10和堆叠层60之间。沟道结构30可以在垂直方向d1上穿过堆叠层60，以部分设置于外延层50中。外延层50可以包括在水平方向d2上设置于沟道结构30和交替导电/电介质叠层60的底部介质层(即，绝缘层52)之间的突出部分50p。

在一些实施例中，堆叠层60的底部介质层(即，绝缘层52)可以在水平方向d1上围绕外延层50的突出部分50p。在一些实施例中，外延层50的顶表面(传输，突出部分50p的最上表面)可以在垂直方向d1上比底部介质层(即，绝缘层52)的底表面更高。在一些实施例中，沟道结构30可以包括垂直存储结构，例如包括阻挡层31、电荷捕获层32、隧穿层33、沟道层34、填充结构35和导电部36的nand串，但不限于此。沟道层34可以在水平方向d2上围绕填充结构35，隧穿层33、电荷捕获层32和阻挡层31可以在水平方向d2上围绕沟道层34。在一些实施例中，外延层50可以接触沟道层34设置于堆叠层60下方的一部分，以与沟道结构30的沟道层34电连接。在一些实施例中，外延层50的突出部分50p可以围绕并接触沟道结构30的沟道层34的一部分。在一些实施例中，外延层50可以包括衬底10上的掺杂阱区。在一些实施例中，可以将外延层50视为nand存储结构中的底部选择栅极(bsg)晶体管的横向延伸沟道结构，沟道结构30的沟道层34可以经由外延层50电连接到掺杂阱(例如，第一掺杂区12)，以避免三维存储器101的一些操作问题，例如栅极诱发的漏极泄露(gidl)引起的空穴擦除操作。可以相应地提高三维存储器101的电气性能。

以下描述将详细介绍本公开的不同实施例。为了简化描述，利用相同的符号标记以下实施例的每个中的相同部件。为了更容易地理解各实施例之间的差异，以下描述将详述不同实施例之间的不同之处，将不再重复描述相同的特征。

请参考图13和图14。图13是示出根据本公开的第二实施例的一个变化例的三维存储器的示意图，而图14是本公开的第二实施例的一个变化例的三维存储器的制造方法的流程图。如图13所示，该三维存储器102和上述第二实施例中的三维存储器之间的不同在于，该三维存储器102还可以包括设置于堆叠层60上的另一堆叠层70。例如，堆叠层60可以被视为第一堆栈(deck)，堆叠层70可以被视为第二堆栈(deck)，三维存储器102可以被视为双层三维存储器。第二堆栈70可以包括在垂直方向d1上交替叠置的多个导电层72和多个介质层74。导电层72的材料可以类似于导电层62的材料，介质层74的材料可以类似于介质层22的材料，但不限于此。此外，三维存储器102中的沟道结构30可以垂直地穿过第二堆栈70和第一堆栈60。在一些实施例中，沟道结构30的下部可以设置于穿过第一堆栈60的第一沟道孔h1中，沟道结构30的上部可以设置于穿过第二堆栈70的第二沟道孔h2中。第一沟道孔h1和第二沟道孔h2可以分别形成，第二沟道孔h2的形状和/或尺寸可以与第一沟道孔h1的不同，但不限于此。在一些实施例中，第二沟道孔h2可以进一步穿过设置于交替第二堆栈70上的第三帽盖层76，第四帽盖层78可以设置于第三帽盖层76和沟道结构30上。

如图13和图14中所示，三维存储器102的制造方法可以包括，但不限于以下步骤。在步骤1402中，可以在衬底10上形成第一堆栈，并可以在第一堆栈上形成第二堆栈。第一堆栈和第二堆栈的结构和材料可以类似于上述第二实施例的图12a中所示的堆叠层。在步骤1404中，可以形成穿过第一堆栈和第二堆栈的沟道结构30。在一些实施例中，可以在形成第二堆栈的步骤之前形成穿过第一堆栈的第一沟道孔h1，但不限于此。随后，执行步骤1406-1410。去除第一堆栈的底部介质层，在衬底10和第一堆栈之间形成外延层50，并在外延层50上形成绝缘层52。步骤1406-1410的细节可以类似于上述第二实施例的图11和图12c-12f中的步骤1106-1110，并将不再重复描述。随后，在步骤1412中，可以利用导电层(例如，导电层62和导电层72)替代第一堆栈和第二堆栈中的牺牲层，以分别形成交替导电/电介质的第一堆栈60和第二堆栈70。值得指出的是，可以在形成外延层50的步骤之前形成沟道结构30，因此可以避免沟道结构30和/或形成沟道结构30的步骤对外延层50的影响。可以改善形成沟道结构30的工艺窗口，例如第一沟道孔h1和第二沟道孔h2之间的重叠条件的窗口，因为不必考虑沟道结构30和/或形成沟道结构30对外延层50的外延生长条件的影响。可以相应地提高三维存储器101的制造良率。

在本实施例的三维存储器及其制造方法中，可以在形成外延层的步骤之前形成沟道结构，以避免沟道结构和/或形成沟道结构的工艺对外延层的影响。可以改善形成沟道结构的工艺窗口，因为不必考虑沟道结构和/或形成沟道结构的工艺对外延层的外延生长条件的影响。突出部分可以将电流从垂直的沟道层引导到外延层的水平主体中，从而避免沟道层外侧的存储器层的去除不良对于电流的影响。可以由外延层上形成的绝缘层替代堆叠层的底部介质层，以用于减少外延层和堆叠层的底部介质层之间的界面处的缺陷。可以相应地提高三维存储器的制造良率和电气性能。此外，对于双层或其他多层3d存储器结构来说，可以进一步改善制造良率，因为通过本公开的制造方法可以放大沟道孔之间的重叠窗口。

本实施例中的一些变化例可以参考第一实施例的描述，例如本实施例的沟道结构30在外延层50中的部分也可以具有径向尺寸增大的支撑部(图未示)。这一支撑部的结构以及形成方法可以参考图9a-9c及其描述，在此不再展开。另外，本实施例在形成栅线隙44后，也可以如图10a-10c那样，形成间隔层，从而保护栅线隙44的侧壁。

第三实施例

图15a-15g是示出根据本公开第三实施例的三维存储器的制造方法的示意图。图16是根据本公开的第三实施例的三维存储器的制造方法的流程图。参考图15a-15g和图16，提供了三维存储器的制造方法，该制造方法包括以下步骤。

在步骤1602中，提供衬底，并在衬底上形成堆叠层。

如图15a所示，在衬底10上形成堆叠层20，堆叠层20可以是堆叠层。此堆叠层20与图12a及步骤1102所描述的堆叠层可以是相同的，在此不再展开。

在步骤1604中，形成在垂直方向上穿过堆叠层的一个或多个沟道结构。

如图15b所示，可以形成在垂直方向d1上穿过堆叠层20的一个或多个沟道结构30。此沟道结构30与图12a及步骤1102所描述的堆叠层可以是相同的，在此不再展开。

在步骤1606中，去除了衬底中的牺牲层。

如图15c和15d所示，在步骤1106中，去除了衬底中的牺牲层16，形成间隙48。在一些实施例中，在形成沟道结构30的步骤之后且在去除牺牲层16的步骤之前，可以形成垂直穿过第一帽盖层26和堆叠层20的一个或多个缝隙，例如栅线隙44，以用于暴露牺牲层16的一部分。此外，在一些实施例中，可以在形成栅线隙44的步骤之前在第一帽盖层26和沟道结构30上形成第二帽盖层42，栅线隙44可以进一步在垂直方向d1上穿过第二帽盖层42。第二帽盖层42可以包括氧化物层，例如氧化硅层，或其他适当的绝缘材料。可以经由栅线隙44通过一次或多次蚀刻工艺去除牺牲层16。具体而言，在一些实施例中，可以通过蚀刻工艺(例如，适当的湿法蚀刻工艺)去除牺牲层16。在去除牺牲层16之后，可以暴露沟道结构30的一部分，可以执行一次或多次蚀刻工艺以去除阻挡层31的一部分、电荷捕获层32的一部分和隧穿层33的一部分，以用于暴露沟道结构30的沟道层34的一部分。在一些实施例中，可以形成横向穿过(例如，在水平方向d2上)阻挡层31、电荷捕获层32和隧穿层33的开口46，以用于暴露堆叠层20下方的沟道层34的一部分，开口46可以在垂直方向d1上位于堆叠层20和第一掺杂区12之间。

此外，在去除牺牲层16的步骤之后也可以暴露保护层14。在一些实施例中，可以通过蚀刻工艺，尤其是湿法蚀刻工艺，尤其是在保护层14和阻挡层31的材料彼此类似时，去除保护层14和阻挡层31的一部分。在一些实施例中，接下来可以通过蚀刻工艺去除隧穿层33。在去除牺牲层16和保护层14之后，可以在垂直方向d1上在第一掺杂区12和堆叠层20之间形成间隙48，例如空气隙。

在步骤1608中，在衬底和堆叠层之间形成外延层。

如图15e所示，在步骤1608中，在衬底10和堆叠层20之间形成外延层50。在一些实施例中，外延层50可以是通过选择性外延生长(seg)工艺形成于第一掺杂区12上的多晶硅层，外延层50可以生长于由开口46暴露的第一掺杂区12的表面和/或沟道层34的表面，但不限于此。在一些实施例中，外延层50可以包括其他适当的外延材料和/或由其他适当的工艺形成。外延层50可以直接接触沟道结构30的沟道层34并与其电连接，例如，直接接触由开口46暴露的沟道层34的部分并与其电连接，但不限于此。在一些实施例中，外延层50可以变成第一掺杂区12的一部分，因为第一掺杂区12中的掺杂剂(例如硼)可能扩散到外延层50中。在一些实施例中，可以将外延层50的至少一部分与存储器层接触，甚至将外延层50的至少一部分与底部介质层22a接触。在本发明的实施例中，底部介质层22a的厚度并不限于图15f中所示，小于其他介质层，而是可以有灵活变化，例如等于或者大于其他介质层的厚度。

在一些实施例中，外延层50可以包括在堆叠层20的延伸方向，即图中水平方向d2上位于绝缘层52和沟道结构30之间的突出部分50p。与图12e相比，本实施例的外延层50的突出部分50p相对于其大部分表面更为突出，从而间隙48的垂直高度更高。可以通过控制形成外延层50的工艺来控制第二实施例和第三实施例中突出部分50p的高度。举例来说，在本实施例中，在沟道层34上形成(例如生长)外延层的速度和在第一掺杂区12上形成(例如生长)外延层的速度类似，就可得到如本实施例的突出部分50p。相比之下，在第二实施例中，在沟道层34上形成(例如生长)外延层的速度比在第一掺杂区12上形成(例如生长)外延层的速度慢，因此突出部分50p的高度较低。作为比较，在第一实施例中，使得在沟道层中无法形成外延层，则可以抑制突出部分的形成。

在步骤1610中，在外延层上形成绝缘层。

如15f所示，在步骤1610中，在外延层50上形成绝缘层49。绝缘层49可以在垂直方向d1上位于外延层50和堆叠层20的介质层22之间。绝缘层49可以隔离外延层50和之后将形成的底部栅极层。在一些实施例中，绝缘层49可以包括氧化物层，例如氧化硅层，或其他适当的绝缘材料。在一些实施例中，可以通过对外延层50执行氧化工艺来形成绝缘层49，氧化工艺可以包括化学氧化处理、热氧化处理或其他适当的氧化方式。形成绝缘层49之后，仍然保留有间隙48a，将外延层50与堆叠层20分隔开。

此外，可以去除堆叠层20的各牺牲层24。在一些实施例中，可以在去除各牺牲层24之后，再对外延层50氧化形成绝缘层49，以避免影响对外延层50执行的氧化工艺。在一些实施例中，可以在氧化外延层50形成绝缘层49的步骤之后去除牺牲层24。在一些实施例中，可以通过去除绝缘层49的一部分和外延层50的一部分以在栅线隙44的底部形成凹陷(图未示)，但不限于此。

在步骤1612中，形成栅极层。

如图15g所示，在步骤1612中，可以利用导电层62替代堆叠层20中的牺牲层24，以便形成包括在垂直方向d1上交替叠置的介质层22和导电层62的交替导电/电介质的堆叠层60。可以在形成绝缘层49的步骤之后形成导电层62。可以将在间隙48a中形成的导电层62b作为底部栅极层。在一些实施例中，可以在沟道结构30和导电层62中的每一个之间形成高k介质层和阻挡层(未示出)。导电层62可以包括导电材料，包括，但不限于w、co、cu、al、掺杂硅、多晶硅、硅化物或其任意组合。可以通过薄膜沉积工艺，例如cvd、ald、任何其他适当的工艺来形成导电层62。

参考第二实施例的图12g所示，可以去除导电层62的对应于栅线隙44的一部分，并可以在凹陷54下方的外延层50中形成第二掺杂区56，但不限于此。在一些实施例中，源极结构(未示出)可以形成在栅线隙44中并且与第二掺杂区56连接。

在本公开的制造方法中，在形成外延层50的步骤之前形成沟道结构30，因此可以避免沟道结构30和/或形成沟道结构30的步骤对外延层50的影响。可以改善形成沟道结构30的工艺窗口，因为不必考虑沟道结构30对外延层50的外延生长条件的影响。突出部分50p可以将电流从垂直的沟道层34引导到外延层50的水平主体中，从而避免沟道层34外侧的存储器层的去除不良对于电流的影响。

如图15g所示，可以通过上述制造方法来形成三维存储器101。三维存储器101可以包括衬底10、堆叠层60、外延层50和沟道结构30。交替导电/电介质叠层60可以设置于衬底10上。堆叠层60可以包括在垂直方向d1上交替叠置的多个介质层22和多个栅极层62，可以将导电层62视为堆叠层60中的底部栅极层62b。外延层50可以在垂直方向d1上设置于衬底10和堆叠层60之间。沟道结构30可以在垂直方向d1上穿过堆叠层60，以部分设置于外延层50中。外延层50可以包括在水平方向d2上设置于沟道结构30和堆叠层60的底部栅极层62b之间的突出部分50p。

在一些实施例中，堆叠层60的底部栅极层62b可以在水平方向d1上围绕外延层50的突出部分50p。在一些实施例中，外延层50的顶表面(传输，突出部分50p的最上表面)可以在垂直方向d1上比底部栅极层62b的底表面更高。在一些实施例中，沟道结构30可以包括垂直存储结构，例如包括阻挡层31、电荷捕获层32、隧穿层33、沟道层34、填充结构35和导电部36的nand串，但不限于此。沟道层34可以在水平方向d2上围绕填充结构35，隧穿层33、电荷捕获层32和阻挡层31可以在水平方向d2上围绕沟道层34。在一些实施例中，外延层50可以接触沟道层34设置于堆叠层60下方的一部分，以与沟道结构30的沟道层34电连接。在一些实施例中，外延层50的突出部分50p可以围绕并接触沟道结构30的沟道层34的一部分。在一些实施例中，外延层50可以包括衬底10上的掺杂阱区。在一些实施例中，可以将外延层50视为nand存储结构中的底部选择栅极(bsg)晶体管的横向延伸沟道结构，沟道结构30的沟道层34可以经由外延层50电连接到掺杂阱(例如，第一掺杂区12)，以避免三维存储器101的一些操作问题，例如栅极诱发的漏极泄露(gidl)引起的空穴擦除操作。可以相应地提高三维存储器101的电气性能。

本实施例中的一些变化例可以参考第一实施例的描述，例如本实施例的沟道结构30在外延层50中的部分也可以具有径向尺寸增大的支撑部(图未示)。这一支撑部的结构以及形成方法可以参考图9a-9c及其描述，在此不再展开。另外，本实施例在形成栅线隙44后，也可以如图10a-10c那样，形成间隔层，从而保护栅线隙44的侧壁。

本实施例中的一些实施细节可以参考第一实施例和第二实施例的描述，例如各个组成的具体结构及选用的材料。

三维存储器件的其他细节，例如字线连接区、周边互连等，并非本公开的重点，在此不再展开描述。

在本公开的上下文中，三维存储器件可以是3d闪存，例如3dnand闪存。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

虽然本公开已以较佳实施例揭示如上，然其并非用以限定本公开，任何本领域技术人员，在不脱离本公开的精神和范围内，当可作些许的修改和完善，因此本公开的保护范围当以权利要求书所界定的为准。