一种铁电二端器件、三维铁电存储器件及制备方法与流程

本发明涉及微电子技术领域，尤其涉及一种铁电二端器件、三维铁电存储器件及制备方法。

背景技术：

信息技术的迅速普及，使得人们对存储器的容量，读写速度，功耗等提出了更高的要求。铁电存储器由于其超低功耗和超快读写等优势被认为是下一代存储器的有力候选者。然而随着半导体工艺节点不断减小，存储单元的尺寸也不断缩小，对制备工艺提出了更高的要求，成本也迅速上升。铁电存储器feram在130nm以下遇到了微缩瓶颈，传统铁电薄膜pzt等进一步减薄会导致铁电性消失，且工艺上无法实现三维化，不满足基于1t1c结构的feram对三维电容的要求。另一方面，传统feram采用的1t1c结构需要额外的晶体管器件来做选通，不适合三维堆叠。

为解决上述问题，现有技术通过改进结构将铁电存储器在垂直方向上堆叠，实现多层存储单元，从而扩大容量。具体是采用3dfenand的结构，即基于铁电晶体管fefet存储单元，采用flash三维化，即3dnandflash，类似的垂直沟道解决方案，将nand形式的串联晶体管立起来，实现在垂直方向上的堆叠。但铁电晶体管结构为三端器件，堆叠密度低，导致存储密度低，且由于nand是串联形成，擦除必须按块操作，无法实现真正意义上的随机读写，铁电存储的优势没有被最大程度发挥。

技术实现要素：

针对现有技术的以上缺陷或改进需求，本发明提出了一种铁电二端器件、三维铁电存储器件及制备方法，能够解决现有铁电存储器存储密度低、无法随机读写的问题。

根据本发明的第一方面，本发明提供了一种铁电二端器件，包括依次设置的第一金属电极层、铁电介质层和第二金属电极层；

第一金属电极层与铁电介质层接触，形成肖特基势垒；

第二金属电极层与铁电介质层接触，形成欧姆接触。

作为本发明的进一步改进，若铁电介质层为n型材料，则第一金属电极层为高功率函数金属电极层，第二金属电极层为低功函数金属电极层；

若铁电介质层为p型材料，则第一金属电极层为低功函数金属电极层，第二金属电极层为高功率函数金属电极层。

作为本发明的进一步改进，依次设置的方向与铁电介质层极化方向平行。

作为本发明的进一步改进，若铁电介质层极化方向为面外极化，则沿上下方向依次设置第一金属电极层、铁电介质层和第二金属电极层；

若铁电介质层极化方向为面内极化，则沿左右方向依次设置第一金属电极层、铁电介质层和第二金属电极层。

作为本发明的进一步改进，铁电介质层为化合物bifeo3、或batio3、或pb[zrxti1-x]o3、或铁电半导体材料、或化合物hfo2、或化合物hfo2掺杂si、al、n、la、gd、y或zr形成的化合物，其中0≤x≤1。

根据本发明的第二方面，本发明提供了一种三维铁电存储器件制备方法，用来形成沿垂直方向堆叠的三维铁电存储器件，包括：

s1，在衬底上沉积二氧化硅绝缘层，在二氧化硅绝缘层上刻蚀n条平行且彼此间等间距的沟槽,向沟槽填充金属电极层形成第一电极，其中n为大于等于2的整数；

s2，在衬底上继续沉积二氧化硅绝缘层，在第一电极投影上方的二氧化硅绝缘层中制备n×m个第一绝缘层阵列通孔，使第一电极部分裸露；

s3，在第一绝缘层阵列通孔中填充第一铁电介质层；

s4，对准第一绝缘层阵列通孔，制备m条平行于第一电极垂直方向、且彼此间等间距的第二电极，其中m为大于等于2的整数。

s5，在衬底上继续沉积二氧化硅绝缘层，在第二电极投影上方的二氧化硅绝缘层中制备m×n个第二绝缘层阵列通孔，使第二电极部分裸露；

s6，在第二绝缘层阵列通孔中填充第二铁电介质层；

s7，对准第二绝缘层阵列通孔，制备n条平行于所述第二电极垂直方向、且彼此间等间距的第三电极。

根据本发明的第三方面，本发明提供了一种三维铁电存储器件制备方法，用来形成沿水平方向堆叠的三维铁电存储器件，包括：

s1，在衬底上沉积金属电极层，刻蚀出n-1条平行、且彼此间等间距的沟槽，形成第一电极，其中n为大于等于2的整数；

s2，向所述沟槽中沉积铁电介质层；

s3，沉积二氧化硅绝缘层，在第一铁电介质层投影上，制备n×m个绝缘层阵列通孔，且绝缘层阵列通孔的底面直达衬底；

s4，向绝缘层阵列通孔填充二氧化硅绝缘层；

s5，在所述铁电介质层投影上的绝缘层阵列通孔的间隙间制备nx(m-1)个垂直电极阵列通孔，且垂直电极阵列通孔直达衬底；

s6，向垂直电极阵列通孔填充金属电极层，形成第二电极。

根据本发明的第四方面，本发明提供了一种利用上述任一三维铁电存储器件制备方法得到的三维铁电存储器件。

总体而言，通过本发明所构思的以上技术方案与现有技术相比，具有以下有益效果：铁电肖特基二极管器件采用铁电肖特基二极管的结构，具有利用势垒高度控制来进行阻值调控的优点，这使得铁电肖特基二极管具有极强的等比缩小潜力，将其应用于三维铁电存储器件制备中，可以简化器件结构，显著提高铁电三维铁电存储密度，可以实现超高密度存储。并且可实现单元的随机读写。

附图说明

图1是本发明实施例提供的一种铁电肖特基二极管器件结构示意图；

图2是本发明实施例提供的一种铁电肖特基二极管器件的iv曲线；

图3～7是本发明实施例提供的一种三维铁电存储器件制备工艺的侧视图和俯视图；

图8～14是本发明另一实施例提供的一种三维铁电存储器件制备工艺的侧视图和俯视图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

本发明实施例的一种铁电二端器件，也称作铁电肖特基二极管，其原理为采用可调控势垒的肖特基二极管实现“0”“1”的存储。该铁电二端器件包括依次设置的第一金属电极层、铁电介质层和第二金属电极层。

该铁电介质层为铁电材料，例如可以是batio3，bifeo3，pb[zrxti1-x]o3(0≤x≤1)等传统铁电材料，或者gete,α-in2se3，cuinp2s6，第四主族单硫化物mx(m＝ge,sn；x＝s,se)等铁电半导体材料，或者hfo2，或者hfo2掺杂形成的化合物hfo1-xmx(其中m为si,al，n,la,gd，y或zr等材料)。

第一金属电极层与铁电介质层之间通过金半接触形成肖特基势垒，第二金属电极层与铁电介质层形成欧姆接触。若铁电介质为n-型材料，则该接触形成肖特基势垒的金属电极层为高功函数金属，如pt,au,ni，pd等，与铁电介质层形成肖特基势垒，具体电极功函数的高低是相对于所选用铁电材料的功函数而言的。另一端则采用低功函数电极，保持欧姆接触。若为p-型材料，则接触形成肖特基势垒的金属电极层为低功函数金属电极，如al,ti,cr，tiw，石墨烯等，具体电极功函数的高低是相对于所选用铁电材料的功函数，可与铁电介质层形成肖特基势垒，另一端为高功函数电极，保持欧姆接触。

第一金属电极层、铁电介质层和第二金属电极层的设置方向与所述铁电介质层极化方向平行。铁电材料是有极化方向的，一般分为面外极化，即极化方向从下指向上，或者面内极化，即从左指向右。如果铁电材料的极化方向是面外的，那么需要采用上下电极，如果极化是面内的，需要采用左右电极。例如，对于n型铁电材料，若为面外极化，则采用垂直三明治电极，铁电极化指向高功函数电极方向，使肖特基势垒高度升高；铁电极化指向低功函数电极方向，使肖特基势垒高度降低，从而可以形成铁电单元的电阻差异，实现存储功能。

以下以二维铁电材料α-in2se3为例对铁电肖特基二极管的基本原理进行阐述：如图1和2所示，一个以α-in2se3为功能层的铁电二端器件，功能层薄膜厚度为40nm，其左右电极分别为cr和au。α-in2se3为n型半导体，其功函数约为4.9ev，cr为低功函数电极(4.6ev)，与n型α-in2se3形成欧姆接触，而au为高功函数电极(5.1ev)，与α-in2se3形成肖特基接触。α-in2se3同时具有面内和面外自发铁电极化，对于图示的水平二端器件，利用的是它的面内极化。在两端电极上施加超过α-in2se3矫顽力(约1.3v/um)的电压，图示器件电极间距为3um,当施加负向电压超过4v时，铁电极化方向发生翻转，肖特基势垒高度减小，使得器件的负向阻值由高(gω)变低(mω)；当施加正向电压超过矫顽力(约4v)后，可以使铁电极化方向再次反向，肖特基势垒升高，从而负向阻值又会回到高阻(gω)，由此可以通过施加不同方向的电压来调控铁电极化方向，从而调控肖特基势垒高度，实现信息在器件中的存储。

传统技术中一般采用的是1t1c结构或者铁电晶体管结构，1t1c结构不适合三维堆叠，铁电晶体管结构为三端器件，堆叠密度低。本发明的铁电肖特基二极管器件采用铁电肖特基二极管的结构，具有利用势垒高度控制来进行阻值调控的优点，这使得铁电肖特基二极管具有极强的等比缩小潜力，将其应用于三维铁电存储器件制备中，可以简化器件结构，显著提高铁电三维铁电存储密度，可以实现超高密度存储。并且可实现单元的随机读写。

基于铁电肖特基二极管器件，本发明实施例提供两种三维堆叠方式的制备方法。

第一种，针对具有面外自发极化的铁电材料，采用垂直三明治结构，形成crossbar交叉阵列堆叠。具体步骤如下：

s1，在衬底上沉积二氧化硅绝缘层，在二氧化硅绝缘层上刻蚀n条平行且彼此间等间距的沟槽,向所述沟槽填充金属电极层形成第一电极，其中n为大于等于2的整数；

s2，在衬底上继续沉积二氧化硅绝缘层，在第一电极投影上方的二氧化硅绝缘层中制备n×m个第一绝缘层阵列通孔，使第一电极部分裸露；

s3，在第一绝缘层阵列通孔中填充第一铁电介质层；

s4，对准第一绝缘层阵列通孔，制备m条平行于所述第一电极垂直方向、且彼此间等间距的第二电极，其中m为大于等于2的整数。

s5，在衬底上继续沉积二氧化硅绝缘层，在第二电极投影上方的二氧化硅绝缘层中制备m×n个第二绝缘层阵列通孔，使第二电极部分裸露；

s6，在第二绝缘层阵列通孔中填充第二铁电介质层；

s7，对准第二绝缘层阵列通孔，制备n条平行于第二电极垂直方向、且彼此间等间距的第三电极。

可选地，重复步骤s2-s7，形成多层电极、铁电介质层堆叠的结构。

以下为该制备方法具体实施例，如图3至图7所示，其中(a)图是侧视图，(b)俯视图：

1.在si衬底上沉积一层厚度为h_electrode(范围可取20-200nm)的sio2绝缘层。

2.利用光刻和刻蚀技术在sio2层上刻蚀出n条(n为大于等于2的正整数)平行于且彼此等间距的水平沟道，沟道宽度为w_trench(范围可取5nm～5um),间距为d_gap为(范围可取5nm～5um),刻蚀深度h_electrode。

3.在步骤2形成的沟道中填充上述低功函数金属电极层，填充厚度为h_electrode，与sio2表面的沟道深度相同，然后利用化学机械抛光技术将sio2层正上方的金属去除，使得低功函数金属电极层刚好填充满sio2沟道，形成n条电极金属条，称作第1电极，如图3所示。

4.在步骤3基础上，继续沉积一层厚度为h_ferro(范围可取1nm～100nm)的sio2。

5.在步骤4基础上，对准第1金属电极区域，光刻形成n×n阵列的一系列正方形小孔图形，小孔在每一第1金属电极条上有n个，等间距排列，边长与电极同宽度相同，为w_trench。

6.利用刻蚀技术，以光刻胶为掩膜板刻蚀步骤5形成的图形，形成nxn个方形深孔，刻蚀深度为h_ferro，刚好使第1电极露出，去除光刻胶。

7.向步骤6中形成的深孔中利用磁控溅射，分子束外延，原子层沉积等镀膜技术填充第1铁电介质层，厚度为h_ferro，然后利用化学机械抛光技术将sio2层正上方的铁电介质层去除，使得铁电介质层刚好填充满sio2深孔，如图4所示。

8.在步骤7基础上继续沉积一层厚度为h_electrode的sio2层。

9.对准方形小孔区域，垂直于第1电极金属条方向，利用光刻加刻蚀技术在sio2上形成n条等间距水平沟道，宽度为w_trench,间距为d_gap，填充上述高功函数金属电极层。去除多余的高功函数电极材料，可形成n条与第一电极相互垂直的金属条，称第2电极，如图5所示；

10.重复步骤4,5,6,7，填充第2铁电介质层在sio2方孔中，结果如图6所示；

11.对准第2铁电介质层所在的方形小孔区域，垂直于第2电极金属条方向，利用光刻加刻蚀技术在sio2上形成n条等间距水平沟道，宽度间距与第1金属电极层相同，填充上述低功函数金属电极层。去除多余的高功函数电极材料，可形成n条与第1电极平行，与第2电极垂直的金属条，称第3电极，结果如图7所示；

12.经过上述步骤，可形成具有2层铁电存储单元的存储阵列。重复步骤1-11，可以实现4层，8层，16层等层数的多层堆叠存储阵列，极大提高铁电存储器的存储密度。为了形成单边肖特基势垒，相邻两层电极材料须分别为低功函数材料和高功函数材料，如第1,3,5电极为低功函数材料，则第2,4,6电极为高功函数材料。

第二种，制作横向铁电肖特基二极管器件，利用深孔填充技术制作垂直电极。具体步骤如下：

s1，在衬底上沉积金属电极层，刻蚀出n-1条平行、且彼此间等间距的沟槽，形成第一电极，其中n为大于等于2的整数；

s2，向沟槽中沉积铁电介质层；

s3，沉积二氧化硅绝缘层，在第一铁电介质层投影上，制备n×m个绝缘层阵列通孔，且绝缘层阵列通孔的底面直达衬底；

s4，向绝缘层阵列通孔填充二氧化硅绝缘层；

s5，在铁电介质层投影上的绝缘层阵列通孔的间隙间制备n×

(m-1)个垂直电极阵列通孔，且垂直电极阵列通孔直达衬底；

s6，向垂直电极阵列通孔填充金属电极层，形成第二电极。

可选地，在步骤s3前，重复步骤s1和s2，形成多层电极、铁电介质层堆叠的结构。

以下为该制备方法具体实施例，如图8至图14所示，其中(a)图是侧视图，(b)俯视图：

1.在si(001)衬底上沉积100nm厚度为h2_electrode(范围可取10nm-10um)的上述低功函数金属电极层，然后利用光刻和刻蚀技术在电极层上刻蚀出n-1条(n为大于等于2的正整数)平行且彼此等间距的水平沟道，沟道宽度为w2_trench(范围可取5nm～5um),间距为d2_gap(取值为w2_trench*x,x依据具体沟道宽度可以取0.7～0.9),刻蚀深度h2_electrode，由此形成n条线宽d2_gap,间距w2_trench的电极金属条，称作第1水平电极，如图8所示；

2.利用磁控溅射，分子束外延，原子层沉积等镀膜技术填充上述铁电介质层，厚度为h2_electrode，使用化学机械抛光技术将第一水平电极上方的铁电介质层去除，使得铁电介质层刚好填充满第1水平电极间的间距为w2_trench的沟槽。填充的铁电介质层称作第1铁电介质层，如图9所示；

3.在步骤2基础上沉积一层厚度为h_insulating(范围可取50nm-5um)的sio2绝缘层，覆盖整个平面；

4.重复步骤1-3，可以得到多层堆叠的膜结构，如图10中示例包含3层水平金属条和铁电介质层的情形；

5.对准第3铁电介质层(如为多层则为最上层)区域，光刻形成nxm阵列的一系列长方形小孔图形，小孔长度与第3铁电介质层宽度相同，为w2_trench,宽度为w_hole(取值为w2_trench*y，y视情况可取0.6-0.9)，小孔在每一条状铁电介质层上有m个，等间距排列，间距取w_hole；

6.利用深孔刻蚀技术，在步骤5形成的n×m个长方形小孔区域制备垂直绝缘层通孔，通孔底部为si衬底表面。去除光刻胶，形成nxm个绝缘层通孔，称垂直绝缘层通孔，结果如图11所示；

7.在绝缘层通孔中填充sio2材料，用于绝缘，如图12；

8.在铁电介质层上方，绝缘层通孔位置的间隙处，利用光刻和深孔刻蚀技术，制备n×(m-1)阵列的长方形通孔，通孔长度为w_via(取值为w2_trench*z,z视情况可取0.6-0.9),距离两边水平电极间距均为d0(d0＝(w2_trench-w_via)/2)，宽度为w_hole,通孔底部为si衬底表面。去除光刻胶，形成n×(m-1)个电极通孔，称垂直电极通孔，如图13；

9.在垂直电极通孔区域填充上述高功函数电极材料，称垂直电极，如图14；

10.经过上述步骤，可形成垂直堆叠的三维铁电二极管存储阵列。

本发明实施例还提出了一种三维铁电存储器件，是由上述任一制备方法制备得到。

本发明采用二端铁电肖特基器件作为三维铁电存储器件的存储单元，相比于三端fefet或者单元含两个器件的1t1c结构，极大地提高了存储密度。其数据读取方式为非破坏性，可以显著提升存储单元的耐久度。由于肖特基二极管特性，铁电存储单元需要一定的开启电压，可避免邻近单元产生过大的漏电流形成读写串扰，从而无需额外增加选通管器件，减少了存储阵列设计的复杂度，方便大规模阵列的制备。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。