一种多工器的制作方法

本发明涉及通讯设备技术领域，特别地涉及一种多工器。

背景技术：

随着通信设备小型化和高性能趋势的加快，给射频前端在尺寸和性能提出了更高的挑战，由于对于频段的逐渐增加，更多的滤波器占据更大的终端尺寸，这与小型化的趋势是相悖的。

在射频通信前端中，减小芯片尺寸一方面在于减小芯片本身的制造尺寸，另一方面在于缩小封装的间距，但封装间距的减小会带来工艺的极大考验以及良率的影响，因此减小芯片本身的制造尺寸至关重要。传统的双工器或者多工器中，多颗芯片在平面排布，能够缩减的尺寸有限，并且芯片间距越小，相互之间的耦合越大，也会严重恶化芯片整体性能。

技术实现要素：

有鉴于此，本发明的主要目的是提供一种多工器，有助于缩小芯片占用的平面面积。

为实现上述目的，根据本发明的一个方面，提供了一种多工器，包括叠加设置的第一芯片和第二芯片；所述第一芯片包括第一晶圆和用于包覆封装所述第一晶圆的薄层，所述第一晶圆上设有包含多个谐振器的第一谐振器版图区；所述第二芯片包括第二晶圆和用于封装所述第二晶圆的第三晶圆，所述第二晶圆上设有包含多个谐振器的第二谐振器版图区。

可选地，所述第一谐振器版图区的垂直投影和所述第二谐振器版图区的垂直投影形成重合区域和非重合区域；所述第一谐振器版图区内设有多个第一管脚，所述第一管脚的垂直投影位于所述非重合区域。

可选地，所述第一晶圆、所述第二晶圆及所述第三晶圆的厚度为50um～200um。

可选地，所述薄层和所述第二晶圆之间设有金属隔离层，所述金属隔离层与所述重合区域相重叠，且所述金属隔离层连接接地管脚。

可选地，所述金属隔离层和所述重合区域的垂直投影相重合。

可选地，所述第一晶圆上位于所述第一谐振器版图区之外集成设置电容器和/或电感器；并且/或者所述第二晶圆上位于所述第二谐振器版图区之外集成设置电容器和/或电感器。

可选地，所述第二晶圆的介电常数小于所述第一晶圆和所述第三晶圆的介电常数。

可选地，所述第二晶圆由所述第二谐振器版图区和非谐振器版图区组成；多个所述第一管脚的垂直投影落在所述非谐振器版图区内。

可选地，所述第一谐振器版图区布满所述第一晶圆。

可选地，所述第一管脚中包括多个接地管脚。

根据本发明的技术方案，将原并排设置的第一芯片和第二芯片改为叠加设置，在结构上缩小了平面上占用的面积，同时，去除第一芯片中用于封装的晶圆，利于产品减小厚度本发明的技术方案中芯片尺寸与现有技术相比进一步缩小，利于多工器的小型化。

附图说明

为了说明而非限制的目的，现在将根据本发明的优选实施例、特别是参考附图来描述本发明，其中：

图1示出了多工器第一芯片和第二芯片叠加后的剖视图；

图2示出了多工器第一芯片和第二芯片叠加后的俯视图；

图3示出了多工器第一芯片和第二芯片另一叠加结构俯视图；

图4示出了多工器第一芯片和第二芯片又一叠加结构俯视图

图5示出了加入金属隔离层的俯视图；

图6示出了隔离度的对比图；

图7示出了加入水平隔离后的隔离度的对比图；

图8示出了加入水平隔离和纵向隔离后的隔离度的对比图；

图9示出了集成电容的主视图；

图10示出了集成电感的主视图；

图11示出了带有箭头指向的多工器第一芯片和第二芯片叠加后的剖视图；

图12示出了隔离度改善示意图；

图13示出了空余部分排布谐振器时的俯视图；

图14示出了增加额外的接地管脚的俯视图；

图15示出了电感值与滚降关系示意图；

图16示出了电感值与带外抑制关系示意图。

图中：

1：第一晶圆；2：第二晶圆；3：第三晶圆；4：金属隔离层；11：第一谐振器版图区；12：第一管脚；13：集成电容；14：集成电感；31：第二谐振器版图区；32：第二管脚。

具体实施方式

参考图1-16所示，本发明实施例提供一种多工器，包括叠加设置的第一芯片和第二芯片；第一芯片包括第一晶圆1和用于包覆封装第一晶圆1的薄层，薄层为膜状或胶状等绝缘材料构成，第一晶圆1上设有包含多个谐振器的第一谐振器版图区11；第二芯片包括第二晶圆2和用于封装第二晶圆2的第三晶圆3，第二晶圆2上设有包含多个谐振器的第二谐振器版图区31。第一芯片为接收芯片或发送芯片，相应的第二芯片为发送芯片或接收芯片。

本发明实施例中，多工器在结构方面的改进是将横向的并排设置的第一芯片和第二芯片更改为竖向的叠加设置。其中，叠加设置必然会导致产品占用面积的减小，高度(按图1视角)增加。针对此问题，去除第一芯片中用于封装第一晶圆1的封装晶圆；同时，通过改变第一晶圆1、第二晶圆2、以及第三晶圆3的厚度(选用更薄的晶圆)，来控制产品整体的厚度，使其在堆叠设置的情况下，也可保持与原多工器同样的高度，优选地，晶圆可采用研磨工艺，减小其厚度，如第一晶圆1、第二晶圆2及第三晶圆3研磨后的厚度为50um～200um。此结构形式，可确保产品整体的体积减小；理论上，采用堆叠的方式，可减少50％的面积，但是，考虑到芯片之间的连接，以及多个芯片面积不同等因素，实际叠加设置后并不能缩小50％的面积，而是一般在30％-40％左右。

本发明实施例公开的技术方案中，第一芯片和第二芯片叠加后可能会产生较大的耦合，使产品性能恶化，因此，可进一步通过改变结构，提高隔离度的方式来优化产品性能。

本实施例技术方案中，第一谐振器版图区11的垂直投影和第二谐振器版图区31的垂直投影形成重合区域和非重合区域；第一谐振器版图区内设有多个第一管脚12，第二谐振器版图区31内设有多个第二管脚32；其中，第一管脚12和第二管脚32包括输入管脚、输出管脚、隔离管脚、接地管脚等。多个第一管脚12的垂直投影位于非重合区域。如需对第一芯片和第二芯片进行有效的隔离，避免/减小性能恶化的现象，结构方面需在非重合区域设置第一管脚12，第一管脚12均是在平行于谐振器的版图平面(即屏幕或纸面所在平面)中或称水平方向远离第二谐振器版图设置，而且，第一管脚12进行走线设置时，不会穿过第二谐振器版图区31，此结构形式实现了第一芯片和第二芯片之间的“水平隔离”，通过该隔离结构，可以使耦合减小，从而减小产品性能恶化。其中，对于水平隔离来说，第一管脚12距离第二谐振器版图区31越远，隔离效果越好。

在第一芯片中，第一谐振器版图区11上除第一管脚12外还设置有其他的附属结构，如多个金属层、纵向的金属柱等，为了提高隔离度，避免/减小性能恶化，该附属结构的垂直投影同样设置在非重合区域。

本发明实施例中，隔离结构方面还可设置“纵向隔离”，即图1视角下的上下方向，具体可以是在第一芯片和第二芯片之间，即薄层和第二晶圆2之间设置金属隔离层4，金属隔离层4与第一谐振器版图区11和第二谐振器版图区31的重合区域相重叠，且金属隔离层4连接接地管脚。金属隔离层4需要接地，其对第一芯片和第二芯片可进行隔离；其中，金属隔离层4的面积越大，其隔离效果越好，优选地，金属隔离层4和重合区域的垂直投影相重合。其中，金属隔离层4可以是平面金属层，网格状金属层等起到隔离作用的层结构。

如图2所示，示出了多工器第一芯片和第二芯片叠加后的俯视图，图中，未显示薄层和第三晶圆3，其中，矩形acfh表示第一晶圆1和第二晶圆2的整体轮廓；矩形bcfg表示第一谐振器版图区11；矩形jdei表示第二谐振器版图区31，矩形kdel表示重合区域，矩形bcdk和矩形lefg表示第一晶圆1上的非重合区域，矩形jkli表示第二晶圆2上的非重合区域。由图2可以看出，第一晶圆1上第一管脚12位于远离第二谐振器版图区31的位置。其中，图2仅是其中的一种叠加形式，本实施例中的叠加形式还包括但并不局限以下形式，如图3所示，重合区域在左侧，或者，如图4所示，重合区域在中部。如图5所示，图为设置金属隔离层4时的结构示意图，即图中黑色粗实线包围的区域，该区域的面积越大隔离度越好。

如图6所示，该图是隔离度的对比图，其中，虚线是并排结构的隔离度，实线是采用堆叠结构的隔离度，其中，实线是不加入水平隔离和纵向隔离的曲线，可以看出左右两侧的隔离度都有较大的恶化，左侧恶化5db左右，右侧恶化20db左右。如图7所示，该图是在堆叠结构中加入水平隔离后，但未加入纵向隔离度曲线，可以看出，其恶化程度相对图5中的曲线具有一定的改善。如图8所示，在堆叠结构中，同时加入水平隔离和纵向隔离，左侧改善2db左右，右侧改善10db以上。

本实施例优选的实施方式，第一晶圆1上位于第一谐振器版图区11之外集成设置电容器和/或电感器；和/或第二晶圆2上位于第二谐振器版图区31之外集成设置电容器和/或电感器。如图9所示，在第一晶圆1上第一谐振器版图区11以外区域集成电容13，电容可以是上图的插指电容或者平板电容或其他类型电容；如图10所示，在第一晶圆1上第一谐振器版图区11以外区域集成电感14。集成电容13、电感14可以消除匹配原件，一方面匹配原件的减少可以减少基板的层数，减小芯片厚度和基板成本，另一方面片外无源器件的减少可以减少整个射频前端的尺寸和成本。同时集成的电感或者电容可以改善滚降，提高带宽，增加带外传输零点改善特定频率处的抑制。

如图11所示，该图为多工器第一芯片和第二芯片叠加后的剖视图，图中箭头所指第二晶圆2，现有技术中采用硅衬底，由于硅衬底的介电常数较大，上下两个通过高介电常数的介质，耦合电容较大，因此对双工器性能有一定的影响，为了对该部分进行改进，以提高隔离度，可更换第二晶圆2的材料，即第二晶圆2的介电常数小于第一晶圆1和第三晶圆3的介电常数。第二晶圆2改为低介电常数的材料，其可减小耦合。如图12所示，采用低介电常数材料之后对隔离度的改善，其中实线是改善后的曲线，改善范围为2-3db左右。

本发明优选的实施方式，可以进一步的更大程度的利用第一晶圆1和第二晶圆2的面积，对于第一晶圆1来说，第一谐振器版图区11布满第一晶圆1；对于第二晶圆2来说，如图13所示，第二晶圆2由第二谐振器版图区31和非谐振器版图区组成；第一管脚12的垂直投影落在非谐振器版图区内。此结构中，在第一晶圆1和第二晶圆2空余的面积中全部用于排布谐振器，对于面积的利用率高，从而可进一步缩小晶圆的面积。

本发明实施例优选地实施方式，第一管脚12包括多个接地管脚。叠加结构中，第一芯片位于最上端，接地的走线需要穿过第二晶圆2、和第三晶圆3，对于第一晶圆1来说寄生电感会增大，对滚降有一定恶化，并且带外抑制的传输零点会移动，高频抑制恶化。因此，如图14所示，通过增加额外的接地管脚来减小电感，以改善滚降和远带抑制。

如图15所示，实线是电感较小的情况下对应的滚降，虚线是电感较大的情况下对应的滚降，由此图可知，电感越小，滚降越好。如图16所示，实线是电感较小的情况下对应的带外抑制，虚线是电感较大的情况下对应的带外抑制，由此图可知，电感越小，远带抑制越好。

上述具体实施方式，并不构成对本发明保护范围的限制。本领域技术人员应该明白的是，取决于设计要求和其他因素，可以发生各种各样的修改、组合、子组合和替代。任何在本发明的精神和原则之内所作的修改、等同替换和改进等，均应包含在本发明保护范围之内。