单光子雪崩光电二极管的制作方法

文档序号:21260424发布日期:2020-06-26 22:24阅读:来源:国知局

技术特征:

1.一种光电二极管,包括:

第一部分,由硅制成,所述第一部分包括第一层和第二层的堆叠,所述第一层掺杂有第一导电类型,所述第二层掺杂有第二导电类型;以及

第二部分,由锗制成,并且与所述第一部分的所述第二层接触,所述第二部分掺杂有所述第二导电类型,并且所述第二部分的掺杂水平朝向所述第二部分相对于所述第一部分的远端表面增加。

2.根据权利要求1所述的光电二极管,其中所述第一层和所述第二层形成p-n结。

3.根据权利要求1所述的光电二极管,其中所述第二部分相对于所述第一部分竖直定位。

4.根据权利要求1所述的光电二极管,其中所述第一部分还包括掺杂有所述第一导电类型的第三层,所述第三层部分地设置在所述第二层与所述第二部分之间,并且与所述第二部分接触。

5.根据权利要求2所述的光电二极管,其中所述第一部分的所述第一层和所述第二层的掺杂水平以及所述第二部分的所述掺杂水平被配置为使得:在超过所述p-n结的雪崩电压的、所述光电二极管的给定偏置电压处,所述第二层在所述p-n结与所述第二部分之间跨越所述第二层的整个厚度被耗尽。

6.根据权利要求5所述的光电二极管,其中所述掺杂水平还被配置为使得:在所述给定偏置电压处,锗的所述第二部分没有被耗尽。

7.根据权利要求5所述的光电二极管,其中所述掺杂水平还被配置为使得:在所述给定偏置电压处,所述第一部分与所述第二部分之间的界面被耗尽。

8.根据权利要求7所述的光电二极管,其中所述掺杂水平还被配置为使得:在所述给定偏置电压处,与所述第一部分和所述第二部分之间的异质结相对应的势垒被抑制。

9.根据权利要求2所述的光电二极管,其中所述第二部分填充在所述第一部分的所述第二层中延伸的腔。

10.根据权利要求9所述的光电二极管,其中所述第一部分还包括环形区域,所述环形区域比所述第二层更重地掺杂有所述第二导电类型,所述环形区域与所述腔的底部相邻地围绕所述第二部分。

11.根据权利要求1所述的光电二极管,还包括在所述第一部分的所述第一层与所述第二层之间的未掺杂硅层。

12.一种方法,包括:

形成掺杂有第一导电类型的第一硅层;

形成掺杂有第二导电类型的第二硅层,所述第二硅层与所述第一硅层竖直相邻;以及

形成掺杂有所述第二导电类型的锗层,所述锗层与所述第二硅层竖直相邻,所述锗层的掺杂浓度朝向所述锗层相对于所述第二硅层的远端表面增加。

13.根据权利要求12所述的方法,其中形成所述锗层包括:

在所述第二硅层中蚀刻腔;以及

从所述第二硅层通过外延工艺形成所述锗层,以填充所述腔。

14.根据权利要求13所述的方法,还包括:通过与所述第二硅层的另一部分相比使所述第二硅层的环形部分更重地掺杂有所述第二导电类型,在所述第二硅层中形成环形层,所述环形区域通过所述腔暴露。

15.根据权利要求12所述的方法,还包括:在形成所述锗层之前,在所述第二硅层中形成所述第一导电类型的掺杂区,所述掺杂区与所述锗层接触。

16.根据权利要求12所述的方法,其中所述第一硅层形成在硅衬底中,并且形成所述第二硅层包括:

从所述衬底形成外延硅层;以及

在所述外延硅层的整个厚度中使所述外延硅层的一部分掺杂有所述第二导电类型。

17.一种结构,包括:

衬底;

在所述衬底上方的第一半导体材料的第一半导体层,所述第一半导体层掺杂有第一导电类型;

在所述第一半导体层上方的所述第一半导体材料的第二半导体层,所述第二半导体层掺杂有与所述第一导电类型相对的第二导电类型;

在所述第二半导体层上方的第二半导体材料的第三半导体层,所述第三半导体层掺杂有所述第二导电类型;以及

所述第一半导体材料的第四半导体层,所述第四半导体层横向接触所述第三半导体层,所述第四半导体层竖直接触所述第二半导体层,并且所述第四半导体层具有比所述第二半导体层更高的、所述第二导电类型的掺杂浓度。

18.根据权利要求17所述的结构,还包括:所述第一半导体材料的第五半导体层,所述第五半导体层竖直位于所述第三半导体层与所述第二半导体层之间、并且具有第一导电类型。

19.根据权利要求17所述的结构,其中所述第一半导体层具有比所述第二半导体层更大的表面区域。

20.根据权利要求17所述的结构,其中所述第三半导体层包括第一部和第二部,所述第一部比所述第二部更靠近所述第二半导体层,并且所述第一部具有比所述第二部更低的掺杂浓度。


技术总结
本公开涉及一种光电二极管,其包括:第一部分,该第一部分由硅制成;以及第二部分,该第二部分由掺杂锗制成,位于该第一部分上并且与该第一部分接触,该第一部分包括形成p‑n结的第一区域和第二区域的堆叠,并且锗的掺杂水平随着与p‑n结相距的距离的增加而增加。

技术研发人员:Y·本哈穆;D·格兰斯基;D·里多
受保护的技术使用者:意法半导体(克洛尔2)公司
技术研发日:2019.12.18
技术公布日:2020.06.26
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