技术特征：
1.一种半导体装置，其特征在于，具有：半导体基板；与上述半导体基板的上表面相接的上部电极；与上述半导体基板的下表面相接的下部电极；以及与上述半导体基板的上述上表面相接的氧化物膜，上述半导体基板具有元件区域及外周区域，在上述元件区域中上述上部电极与上述半导体基板的上述上表面相接，在上述外周区域中上述氧化物膜与上述半导体基板的上述上表面相接，上述外周区域位于上述元件区域与上述半导体基板的外周端面之间，上述元件区域具有连接在上述上部电极与上述下部电极之间的半导体元件，上述外周区域具有p型的多个表面耐压区域、p型的多个深部耐压区域和n型的漂移区域，上述多个表面耐压区域与上述氧化物膜相接，上述多个表面耐压区域从内周侧朝向外周侧隔开间隔地配置，上述多个深部耐压区域配置在比上述多个表面耐压区域靠下侧，上述多个深部耐压区域从内周侧朝向外周侧隔开间隔地配置，上述漂移区域将上述多个表面耐压区域从上述多个深部耐压区域分离，将上述表面耐压区域彼此分离，将上述深部耐压区域彼此分离，将位于上述表面耐压区域彼此之间的间隔中的上述漂移区域设为表面间隔区域，将位于上述深部耐压区域彼此之间的间隔中的上述漂移区域设为深部间隔区域时，上述深部耐压区域位于上述表面间隔区域的正下方，上述深部间隔区域位于上述表面耐压区域的正下方，各个上述深部耐压区域从在内周侧与自身相邻的上述表面耐压区域的正下方的位置延伸到在外周侧与自身相邻的上述表面耐压区域的正下方的位置，将上述多个深部耐压区域中的1个设为特定深部耐压区域，将在内周侧与上述特定深部耐压区域相邻的上述表面耐压区域设为内周侧表面耐压区域，将在外周侧与上述特定深部耐压区域相邻的上述表面耐压区域设为外周侧表面耐压区域，将上述内周侧表面耐压区域与上述外周侧表面耐压区域之间的间隔的宽度设为ws(m)，将上述内周侧表面耐压区域与上述外周侧表面耐压区域之间的上述表面间隔区域的n型杂质浓度设为ns(m
－3
)，将位于上述多个表面耐压区域与上述多个深部耐压区域之间的深度范围内的上述漂移区域的n型杂质浓度设为nv(m
－3
)，将上述内周侧表面耐压区域与上述特定深部耐压区域之间的间隔的宽度设为wv1(m)，将上述外周侧表面耐压区域与上述特定深部耐压区域之间的间隔的宽度设为wv2(m)时，满足nv(wv1+wv2)2＜ns
·
ws2的关系。2.如权利要求1所述的半导体装置，其特征在于，上述宽度wv1比上述宽度ws小，上述宽度wv2比上述宽度ws小。3.如权利要求1或2所述的半导体装置，其特征在于，
各个上述深部间隔区域的n型杂质浓度比各个上述表面间隔区域的n型杂质浓度高。4.如权利要求1～3中任一项所述的半导体装置，其特征在于，将各个上述深部耐压区域之间的间隔的宽度设为wd(m)，将各个上述深部间隔区域的n型杂质浓度设为nd(m
－3
)时，满足nd
·
wd2＞ns
·
ws2的关系。
技术总结
一种半导体装置，外周区域具有p型的多个表面耐压区域和配置在比上述多个表面耐压区域靠下侧的p型的多个深部耐压区域。将内周侧表面耐压区域与外周侧表面耐压区域之间的间隔的宽度设为Ws(m)，将上述内周侧表面耐压区域与上述外周侧表面耐压区域之间的表面间隔区域的n型杂质浓度设为Ns(m
技术研发人员：斋藤顺 片冈惠太 山下侑佑 渡边行彦 朽木克博 阴泳信
受保护的技术使用者：株式会社电装
技术研发日：2019.12.03
技术公布日：2022/9/19