半导体结构的形成方法与流程

1.本发明涉及半导体技术领域，尤其涉及一种半导体结构的形成方法。


背景技术：

2.随着半导体制造技术的进步，半导体器件为了达到更快的运算速度、更大的资料存储量以及兼容更多功能，现有技术中采用了许多不同的方法以减小特征尺寸(cd)，达到增加半导体芯片集成密度的目的。其中，自对准多重图案成形技术(self-aligned multiple patterning，samp)被广泛应用于各半导体制造技术中，samp首先用光刻工艺形成芯模图案(mandrel或core)，然后一次或者多次的在每个芯模图案的两侧侧壁面形成侧墙(spacer)结构，最后用选择性的刻蚀工艺把芯模图案除去，所剩的侧墙结构的密度可比原来的芯模图案高数倍。
3.当193纳米深紫外浸水光刻技术和所述自对准多重图案成形技术结合使用时，可以将电路的空间半周期降低数倍。所述自对准多重图案成形技术中的自对准三重图案成形技术(self-aligned triple patterning，satp)可以将电路半周期降至大约13纳米，自对准四重图案成形技术(self-aligned quadruple patterning，saqp)则可以将电路半周期降至10纳米左右，而自对准六重图案成形技术(self-aligned sextuple patterning，sasp)则可以将电路半周期降至7纳米左右。
4.自对准多重图案成形技术实现了空间图形密度的倍增。然而，由于制造工艺限制，半导体结构的性能仍然需进一步优化与提高。


技术实现要素：

5.本发明解决的技术问题是提供一种半导体结构的形成方法，以改善半导体结构的性能。
6.为解决上述技术问题，本发明的技术方案提供一种半导体结构的形成方法，包括：提供待刻蚀层；在所述待刻蚀层的表面形成芯膜图案，所述芯膜图案暴露出部分所述待刻蚀层表面；在所述待刻蚀层的表面和所述芯膜图案的表面形成侧墙材料层；采用若干次改性刻蚀处理去除部分所述侧墙材料层，直至暴露出所述芯膜图案顶部表面及所述待刻蚀层表面，以在所述芯膜图案侧壁表面形成侧墙，所述改性刻蚀处理包括：对所述侧墙材料层进行改性处理，使在所述待刻蚀层表面以及所述芯膜图案顶部表面的侧墙材料层表面转变为待去除层；采用刻蚀工艺去除所述待去除层。
7.可选的，去除所述待去除层的刻蚀工艺对所述待去除层具有第一刻蚀速度，去除所述待去除层的刻蚀工艺对所述侧墙材料层具有第二刻蚀速度，去除所述待去除层的刻蚀工艺对所述待刻蚀层具有第三刻蚀速度，所述第一刻蚀速度大于所述第二刻蚀速度，并且所述第二刻蚀速度大于所述第三刻蚀速度。
8.可选的，所述改性处理工艺包括各向异性的等离子体处理工艺。
9.可选的，所述各向异性的等离子体处理工艺采用的气体包括氢气。
10.可选的，所述等离子体处理工艺的工艺参数还包括：压强范围为2毫托～50毫托；射频功率范围为100瓦～1000瓦；偏压范围为10v～500v；氢气的气体流量范围为100标准毫升/分钟～1000标准毫升/分钟；温度范围为25℃～200℃。
11.可选的，所述去除所述待去除层的刻蚀工艺为原子层刻蚀工艺。
12.可选的，所述原子层刻蚀工艺包括等离子体干法刻蚀工艺，所述等离子体干法刻蚀工艺采用的反应气体包括三氟化氮气体和氢气。
13.可选的，所述等离子体干法刻蚀工艺的工艺参数还包括：所述三氟化氮气体和氢气的气体流量比例为2:1；所述三氟化氮气体的气体流量范围为10标准毫升/分钟～200标准毫升/分钟。
14.可选的，所述等离子体干法刻蚀工艺的工艺参数还包括：载气包括氩气和氦气，并且氩气和氦气的气体流量范围均为100标准毫升/分钟～1000标准毫升/分钟；射频功率范围为100瓦～1000瓦；压强范围为100毫托～500毫托；偏压为0～10v。
15.可选的，所述侧墙材料层的材料包括氮化硅。
16.可选的，所述待刻蚀层的材料包括氧化硅。
17.可选的，所述芯膜图案的材料包括无定型硅或无定型碳。
18.可选的，还包括：对所述侧墙材料层进行所述改性刻蚀处理前，在所述侧墙材料层的侧壁表面形成保护层。
19.可选的，形成所述保护层的方法包括：在进行所述改性刻蚀处理前，在所述待刻蚀层表面和所述芯膜图案表面形成初始保护层；去除所述待刻蚀层表面和所述芯膜图案顶部表面的初始保护层，以形成保护层。
20.可选的，所述保护层的材料包括氮氧化硅。
21.可选的，形成所述保护层的工艺包括氧化工艺。
22.可选的，所述氧化工艺包括等离子体处理工艺。
23.可选的，所述等离子体处理工艺的工艺参数包括：气体包括氧气；氧气的气体流量范围为50标准毫升/分钟～500标准毫升/分钟；压强范围为2毫托～100毫托；射频功率范围为100瓦～1500瓦；偏压范围为50v～500v；处理的时间范围为5秒～200秒；温度范围为25℃～200℃。
24.可选的，还包括：在暴露出所述芯膜图案顶部表面及所述待刻蚀层表面，以在所述芯膜图案侧壁的表面形成侧墙后，去除所述芯膜图案；在去除所述芯膜图案后，以所述侧墙为掩膜刻蚀所述待刻蚀层。
25.可选的，所述待刻蚀层包括：衬底，以及位于所述衬底上的掩膜材料层；刻蚀所述待刻蚀层的方法包括：在去除所述芯膜图案后，以所述侧墙为掩膜刻蚀所述掩膜材料层，直至暴露出所述衬底表面，以形成掩膜层；以所述掩膜层为掩膜，刻蚀所述衬底，以形成基底和位于基底上的若干鳍部结构。
26.可选的，所述待刻蚀层包括第一区和第二区，在所述第一区中，相邻的侧墙之间具有第一间距，在所述第二区中，相邻的侧墙之间具有第二间距，并且，所述第一间距小于所述第二间距。
27.与现有技术相比，本发明的技术方案具有以下有益效果：
28.本发明技术方案提供的半导体结构的形成方法中，一方面，由于在垂直于所述待
刻蚀层表面的方向上，所述待去除层的厚度小于所述侧墙材料层的厚度，因此，通过若干次改性刻蚀处理，即，通过若干次形成厚度较小的待去除层，并采用刻蚀工艺去除所述待去除层，能够更精确的控制去除芯膜图案顶部表面及所述待刻蚀层表面的侧墙材料层的过程，使得在去除芯膜图案顶部表面及待刻蚀层表面的侧墙材料层，以形成侧墙的过程中，能够减少去除侧墙材料层的工艺对待刻蚀层的损伤，从而，后续去除芯膜图案后，待刻蚀层表面平整度较好，使得后续以侧墙为掩膜刻蚀所述待刻蚀层时，能够提高转移至待刻蚀层的图形的精度，以改善半导体结构的性能；另一方面，由于对侧墙材料层进行改性处理形成待去除层，并针对所述待去除层采用刻蚀工艺，以形成侧墙，因此，去除芯膜图案顶部表面及待刻蚀层表面的侧墙材料层时，能够减少所述去除工艺对芯膜图案侧壁面上的侧墙材料层的影响，从而，提高了侧墙的图形精度，以改善半导体结构的性能。
29.进一步，由于在对侧墙材料层进行改性处理前，在侧墙材料层的侧壁表面形成保护层，因此，通过所述保护层，能够保护所述侧墙材料层的侧壁表面，更好的减少所述改性处理对所述侧墙材料层侧壁表面的影响，从而，提高了后续形成的侧墙的图形精度，改善了半导体结构的性能。
附图说明
30.图1至图5是一种半导体结构的形成方法各步骤的剖面结构示意图；
31.图6至图13是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图。
具体实施方式
32.如背景技术所述，半导体结构的性能较差。现结合具体的实施例进行分析说明。
33.需要注意的是，本说明书中的“表面”，用于描述空间的相对位置关系，并不限定于是否直接接触。
34.图1至图5是一种半导体结构的形成方法各步骤的剖面结构示意图。
35.请参考图1，提供衬底10；在所述衬底10表面形成掩膜材料层20，所述掩膜材料层20为单层或多层堆叠结构；在所述掩膜材料层20表面形成芯膜图案30，所述芯膜图案30暴露出部分掩膜材料层20表面；在所述掩膜材料层20表面和芯膜图案30表面形成侧墙材料层40。
36.形成所述侧墙材料层40的工艺包括化学气相沉积(cvd)工艺、原子层沉积(ald)工艺、热处理工艺等。
37.请参考图2，刻蚀所述侧墙材料层40，以形成侧墙41。
38.形成侧墙41的方法包括：采用各向异性的刻蚀工艺，刻蚀处于掩膜材料层20表面和芯膜图案30顶部表面的侧墙材料层40，直至暴露出所述芯膜图案30顶部表面以及所述掩膜材料层20表面。
39.请参考图3，在形成所述侧墙41后，去除所述芯膜图案30。
40.请参考图4，在去除所述芯膜图案30后，刻蚀所述侧墙41及掩膜材料层20暴露的部分，直至暴露出所述衬底10表面，以形成掩膜层21，所述掩膜层21为硬掩膜。
41.请参考图5，在形成所述掩膜层21后，以所述掩膜层21为掩膜，刻蚀暴露出的所述衬底10表面至预设深度，以将侧墙41的图形转移至衬底10。
42.在上述方法中，通过控制沉积工艺参数，能够控制形成的侧墙材料层40的厚度，以形成厚度较薄的侧墙材料层40，因此，能够形成关键尺寸较小的侧墙41，从而，后续将侧墙41的图形转移至衬底10后，能够形成关键尺寸较小的图形，以满足半导体结构尺寸越来越小的要求。
43.然而，在刻蚀侧墙材料层40的过程中，一方面，由于侧墙材料层40以及掩膜材料层20间的刻蚀选择比较小；另一方面，由于图案密集区与稀疏区造成的等离子体分布不均匀，从而导致在形成侧墙41的过程中，刻蚀完掩膜材料层20表面的侧墙材料层40后，暴露的掩膜材料层20(特别是图案稀疏区)容易被继续刻蚀，造成部分掩膜材料层20的过刻蚀与损伤。从而，一方面，造成芯膜图案30底部的掩膜材料层20表面与非芯膜图案30底部的掩膜材料层20表面之间具有深浅不一的高低差及参差不齐的形貌；另一方面，转移至衬底10的图案尺寸大小不一、均匀性差并且侧壁面的形貌较差。综上，形成的半导体结构的性能较差，导致半导体器件性能较差。。
44.为解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，当形成侧墙时，通过采用若干次改性刻蚀处理，更精准的去除芯膜图案顶部表面及待刻蚀层表面的侧墙材料层，从而，改善了半导体结构的性能。
45.为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
46.图6至图13是本发明实施例的半导体结构的形成方法各步骤的剖面结构示意图。
47.请参考图6，提供待刻蚀层。
48.在本实施例中，所述待刻蚀层包括：衬底100，以及位于所述衬底100上的掩膜材料层110。
49.所述衬底100的材料为半导体材料。
50.在本实施例中，所述衬底100的材料为硅。在其他实施例中，所述衬底的材料包括碳化硅、硅锗、
ⅲ-ⅴ
族元素构成的多元半导体材料、绝缘体上硅(soi)或者绝缘体上锗(goi)等。其中，
ⅲ-ⅴ
族元素构成的多元半导体材料包括inp、gaas、gap、inas、insb、ingaas或者ingaasp。
51.在本实施例中，所述掩膜材料层110为复合掩膜材料层，所述掩膜材料层110包括位于衬底100上的第一掩膜材料层111，以及位于所述第一掩膜材料层111表面的第二掩膜材料层112。
52.所述第一掩膜材料层111为后续形成第一掩膜层提供材料。
53.在本实施例中，所述第一掩膜材料层111的材料包括氮化硅。
54.在本实施例中，所述第二掩膜材料层112的材料包括氧化硅。
55.一方面，所述第二掩膜材料层112用于保护所述第一掩膜材料层111，减少所述第一掩膜材料层111在后续形成侧墙的刻蚀、改性工艺中受到影响，从而提高后续形成的第二掩膜层及小尺寸图案的形貌，以提高半导体结构的转移图形精度。另一方面，所述第二掩膜材料层112作为后续形成侧墙的刻蚀工艺中的刻蚀停止层，以实现形成侧墙。不仅如此，由于所述第二掩膜材料层112具有较好的流动性和填充性，还能够修复所述第一掩膜材料层111的表面，提高所述第一掩膜材料层111的界面态，以及整个掩膜材料层110的平整度，从而提高后续形成的结构的形貌，进而改善半导体器件的性能。
56.在另一实施例中，掩膜材料层为单层材料层，所述掩膜材料层的材料包括氮化硅、氧化硅、氮氧化硅、碳氧化硅、碳氮化硅或碳氮氧化硅等。
57.在本实施例中，所述待刻蚀层还包括位于衬底100及掩膜材料层110之间的介质层(未图示)。
58.一方面，所述介质层用于保护所述衬底100，减少所述衬底110在后续形成掩膜层时，受到形成掩膜层的刻蚀工艺的影响。另一方面，所述介质层用于修复所述衬底100的表面，从而，提高所述衬底100的界面态，以及整个衬底100的平整度。
59.在本实施例中，所述待刻蚀层还包括第一区i和第二区ii。
60.请参考图7，在所述待刻蚀层的表面形成芯膜图案200，所述芯膜图案200暴露出部分所述待刻蚀层表面。
61.具体而言，在本实施例中，在所述待刻蚀层的表面形成芯膜图案200是指，在所述第二掩膜材料层112的表面形成所述芯膜图案200，并且，所述芯膜图案200暴露出部分所述第二掩膜材料层112的表面。
62.在本实施例中，形成所述芯膜图案200的方法包括：在所述第二掩膜材料层112的表面形成芯膜图案材料层(未图示)；在所述芯膜图案材料层表面形成第一图形化层，所述第一图形化层暴露出部分所述第二掩膜材料层112的表面；以所述第一图形化层为掩膜，刻蚀所述芯膜图案材料层，直至暴露出所述第二掩膜材料层112表面，以形成所述芯膜图案200。
63.形成所述芯膜图案材料层的工艺包括沉积工艺。
64.在本实施例中，形成所述芯膜图案材料层的工艺包括化学气相沉积工艺。
65.刻蚀所述芯膜图案材料层的工艺包括干法刻蚀工艺。
66.在本实施例中，刻蚀所述芯膜图案材料层的工艺包括等离子气体刻蚀工艺。
67.在本实施例中，在形成所述芯膜图案200后，去除所述第一图形化层。去除所述第一图形化层的工艺包括灰化工艺。
68.在本实施例中，所述第一区i中的芯膜图案200的侧壁面之间的间距，小于第二区ii中的芯膜图案200的侧壁面之间的间距。
69.在另一实施例中，第一区中的芯膜图案的侧壁面之间的间距与第二区中的芯膜图案的侧壁面之间的间距相等。
70.在本实施例中，所述芯膜图案的材料包括无定型硅或无定型碳。
71.请参考图8，在所述待刻蚀层的表面和所述芯膜图案200的表面形成侧墙材料层300。
72.所述侧墙材料层300用于为后续形成侧墙提供材料。
73.在本实施例中，所述侧墙材料层300的材料包括氮化硅。
74.形成所述侧墙材料层300的工艺包括沉积工艺。
75.在本实施例中，形成所述侧墙材料层300的工艺包括原子层沉积工艺。
76.在另一实施例中，形成所述侧墙材料层300的工艺包括化学气相沉积工艺。
77.在本实施例中，在后续对所述侧墙材料层300进行改性刻蚀处理前，在所述侧墙材料层300的侧壁表面形成保护层400。
78.由于在对侧墙材料层300进行改性处理前，在侧墙材料层300的侧壁表面形成保护
层400，因此，通过所述保护层400，能够保护所述侧墙材料层300的侧壁表面，更好的减少所述改性处理对所述侧墙材料层300侧壁表面的影响，从而，提高了后续形成的侧墙的图形精度，改善了半导体结构的性能。
79.在另一实施例中，不形成所述保护层。
80.形成所述保护层400的方法包括：在进行所述改性刻蚀处理前，在所述待刻蚀层表面和所述芯膜图案200表面形成初始保护层(未图示)；去除所述待刻蚀层表面、所述芯膜图案200顶部表面以及所述第二掩膜材料层112表面不为所述芯模图案200所覆盖的部分的初始保护层，以形成保护层400。
81.在本实施例中，形成所述初始保护层的工艺包括氧化工艺，所述氧化工艺包括等离子体处理工艺，所述等离子体处理工艺的工艺参数包括：气体包括氧气；氧气的气体流量范围为50标准毫升/分钟～500标准毫升/分钟；压强范围为2毫托～100毫托；射频功率范围为100瓦～1500瓦；偏压范围为50v～500v；处理的时间范围为5秒～200秒；温度范围为25℃～200℃。
82.通过控制所述离子体处理工艺的工艺参数，即，使所述离子体处理工艺的工艺参数在上述合适的范围内，能够形成较薄的初始保护层，有利于后续形成较薄的保护层400。由于所述初始保护层较薄，因此，利于减少后续去除待刻蚀层表面和所述芯膜图案200顶部表面的初始保护层的工艺时间。
83.在其他实施例中，形成所述初始保护层的工艺包括沉积工艺。所述沉积工艺包括原子层沉积工艺或化学气相沉积工艺等。
84.在本实施例中，去除所述待刻蚀层表面和所述芯膜图案200顶部表面的初始保护层的方法包括：在对所述侧墙材料层300进行改性刻蚀处理前，采用所述改性刻蚀处理的工艺，刻蚀所述待刻蚀层表面和所述芯膜图案200顶部表面的初始保护层，直至暴露出所述待刻蚀层表面和所述芯膜图案200顶部表面。
85.在其他实施例中，去除所述待刻蚀层表面和所述芯膜图案顶部表面的初始保护层的方法包括：采用各向异性的干法刻蚀工艺，回刻蚀所述初始保护层，直至待刻蚀层表面和所述芯膜图案顶部表面。其中，所述的各向异性的干法刻蚀工艺包括：在刻蚀腔体内施加垂直于衬底方向的偏压的干法刻蚀工艺。
86.在本实施例中，所述保护层400的材料包括氮氧化硅。
87.后续，采用若干次改性刻蚀处理去除部分所述侧墙材料层300，直至暴露出所述芯膜图案200顶部表面及所述待刻蚀层表面，以在所述芯膜图案200侧壁表面形成侧墙。具体进行一次所述改性刻蚀处理的过程请参考图9和图10。
88.请参考图9，对所述侧墙材料层300进行改性处理，使在所述待刻蚀层表面以及所述芯膜图案200顶部表面的侧墙材料层300表面转变为待去除层310。
89.所述改性处理工艺包括各向异性的等离子体处理工艺。
90.所述各向异性的等离子体处理采用的气体包括氢气。
91.具体而言，在本实施例中，所述各向异性的等离子体处理工艺的工艺参数包括：压强范围为2毫托～50毫托；射频功率范围为100瓦～1000瓦；偏压范围为10v～500v；氢气的气体流量范围为100标准毫升/分钟～1000标准毫升/分钟；温度范围为25℃～200℃。
92.通过所述改性处理，能够使所述芯膜图案200顶部表面及待刻蚀层表面的侧墙材
料层300的表面部分，与所述等离子体处理采用的气体反应，从而，将与所述采用的气体反应的侧墙材料层300的表面部分转变为待去除层310。
93.一方面，由于所述改性处理的工艺为各向异性的等离子体处理工艺，因此，通过所述等离子体处理工艺，能够在使所述芯膜图案200顶部表面及待刻蚀层表面的侧墙材料层300的表面部分转变为待去除层310的同时，减少对芯膜图案200侧壁面的侧墙材料层300的影响，从而后续能够形成形貌更好，图形精度更高的侧墙。
94.另一方面，所述待去除层310的厚度太薄，将导致形成侧墙的工艺时间过长；所述待去除层310的厚度太厚，在所述改性刻蚀处理中，不利于控制所述改性刻蚀处理中刻蚀的速度，从而，降低了所述改性刻蚀处理中的刻蚀精度，不利于减少改性刻蚀处理中的刻蚀工艺对待刻蚀层的损伤。因此，通过控制所述改性处理的工艺，即，使所述等离子体处理工艺的工艺参数在上述合适的范围内，能够形成厚度适中的待去除层310，使得形成侧墙的工艺时长合适的同时，增强对改性刻蚀处理中刻蚀的速度的控制，从而，提高所述改性刻蚀处理中的刻蚀精度，减少改性刻蚀处理中的刻蚀工艺对待刻蚀层的损伤。
95.请参考图10，采用刻蚀工艺去除所述待去除层310。
96.在本实施例中，去除所述待去除层310的刻蚀工艺对所述待去除层310具有第一刻蚀速度，去除所述待去除层310的刻蚀工艺对所述侧墙材料层300具有第二刻蚀速度，去除所述待去除层310的刻蚀工艺对所述待刻蚀层具有第三刻蚀速度，所述第一刻蚀速度大于所述第二刻蚀速度，并且所述第二刻蚀速度大于所述第三刻蚀速度。
97.从而，通过所述刻蚀工艺，能够在去除所述待去除层310的同时，提高刻蚀的精度，减少所述刻蚀工艺对侧墙材料层300造成的损伤，以及所述刻蚀工艺对待刻蚀层造成的损伤，进而，减少去除所述芯膜图案200顶部表面及所述待刻蚀层表面的侧墙材料层300时的过刻蚀，使后续转移至待刻蚀层的图形精度得以提高。
98.不仅如此，由于所述第一区i中的芯膜图案200的侧壁面之间的间距，小于第二区ii中的芯膜图案200的侧壁面之间的间距，即，第一区i上的侧壁材料层300的侧壁面之间的深宽比较大，第二区ii上的侧壁材料层300的侧壁面之间的深宽比较小，因此，第一区i的待刻蚀层表面的侧墙材料层300较难被刻蚀，而第二区ii的待刻蚀层表面的侧墙材料层300容易被刻蚀，从而，为了在第一区i上形成侧墙，刻蚀第一区i的侧墙材料层300的同时，容易对第二区ii的待刻蚀层造成过刻蚀。由于通过所述改性刻蚀处理，能够提高刻蚀所述侧墙材料层300的刻蚀精度，因此，在第一区i形成侧墙时，能够减少刻蚀工艺对第二区ii的待刻蚀层造成的过刻蚀，从而，后续在第一区i形成侧壁面之间间距小的侧墙、并在第二区ii形成侧壁面之间间距大的侧墙时，有利于形成形貌好的侧墙，并提高转移至待刻蚀层的图形精度。
99.具体而言，在本实施例中，去除所述待去除层310的刻蚀工艺对所述待刻蚀层具有第三刻蚀速度是指，去除所述待去除层310的刻蚀工艺对所述第二掩膜材料层112具有第三刻蚀速度。
100.在本实施例中，去除所述待去除层310的刻蚀工艺为原子层刻蚀工艺。
101.通过所述原子层刻蚀工艺，能够原子级别刻蚀所述待去除层310，即，通过所述原子层刻蚀工艺能够精确去除待去除层310。
102.具体而言，在本实施例中，所述原子层刻蚀工艺包括等离子体干法刻蚀工艺，所述
等离子体干法刻蚀工艺采用的反应气体包括三氟化氮气体和氢气。
103.所述三氟化氮气体和氢气能够较快的与经过所述改性处理的待去除层310反应，以去除所述待去除层310，同时，所述三氟化氮气体和氢气与未经过所述改性处理的侧墙材料层300反应较慢，能够减少所述原子层刻蚀工艺对所述侧墙材料层300造成的损伤，以更好的控制去除所述待去除层310的刻蚀工艺的刻蚀精度。
104.在本实施例中，所述等离子体干法刻蚀工艺的工艺参数还包括：所述三氟化氮气体和氢气的气体流量比例为2:1；所述三氟化氮气体的气体流量范围为10标准毫升/分钟～200标准毫升/分钟。
105.在本实施例中，所述等离子体干法刻蚀工艺的工艺参数还包括：载气包括氩气和氦气，并且氩气和氦气的气体流量范围均为100标准毫升/分钟～1000标准毫升/分钟；射频功率范围为100瓦～1000瓦；压强范围为100毫托～500毫托；偏压为0～10v。
106.选择所述射频功率范围的意义在于：若所述射频功率小于100瓦，则刻蚀的反应速率太低，不利于提高生产速率；若所述射频功率大于1000瓦，则不利于控制刻蚀的反应速率，且离子的渗透深度较大，容易造成未经过所述改性处理的侧墙材料层300的损失过大，使得后续增加对所述待刻蚀表面造成的损伤，最终转移至待刻蚀层的图形的特征尺寸的准确性降低。
107.综上，一方面，由于在垂直于所述待刻蚀层表面的方向上，所述待去除层310的厚度小于所述侧墙材料层300的厚度，因此，通过若干次改性刻蚀处理，即，通过若干次形成厚度较小的待去除层310，并采用刻蚀工艺去除所述待去除层310，能够更精确的控制去除芯膜图案200顶部表面及所述待刻蚀层表面的侧墙材料层300的过程，使得在去除芯膜图案200顶部表面及待刻蚀层表面的侧墙材料层300，以形成侧墙的过程中，能够减少去除侧墙材料层300的工艺对待刻蚀层的损伤，从而，后续去除芯膜图案后，待刻蚀层表面平整度较好，使得后续以侧墙为掩膜刻蚀所述待刻蚀层时，能够提高转移至待刻蚀层的图形的精度，以改善半导体结构的性能；另一方面，由于对侧墙材料层300进行改性处理形成待去除层310，并针对所述待去除层采用刻蚀工艺，以形成侧墙，因此，去除芯膜图案200顶部表面及待刻蚀层表面的侧墙材料层300时，能够减少所述去除工艺对芯膜图案200侧壁面上的侧墙材料层300的影响，从而，提高了侧墙的图形精度，以改善半导体结构的性能。
108.请参考图11，采用若干次所述改性刻蚀处理(如图9和图10所示)去除部分所述侧墙材料层300，直至暴露出所述芯膜图案200顶部表面及所述待刻蚀层表面，以在所述芯膜图案200侧壁表面形成侧墙320。
109.在本实施例中，在所述第一区i中，相邻的侧墙320之间具有第一间距a，在所述第二区ii中，相邻的侧墙320之间具有第二间距b。由于所述第一区i中的芯膜图案200的侧壁面之间的间距，小于第二区ii中的芯膜图案200的侧壁面之间的间距，因此，所述第一间距a小于所述第二间距b。
110.在另一实施例中，由于第一区中的芯膜图案的侧壁面之间的间距与第二区中的芯膜图案的侧壁面之间的间距相等，因此，所述第一间距等于所述第二间距。
111.在本实施例中，在形成所述侧墙320后，去除所述芯膜图案200。
112.后续在去除所述芯膜图案200后，以所述侧墙320为掩膜刻蚀所述待刻蚀层。具体刻蚀所述待刻蚀层的过程请参考图12至图13。
113.请参考图12，在去除所述芯膜图案200后，以所述侧墙320为掩膜刻蚀所述掩膜材料层110，直至暴露出所述衬底100表面，以形成掩膜层120。
114.在本实施例中，在以所述侧墙320为掩膜刻蚀所述掩膜材料层110之前，不去除所述保护层400。
115.具体而言，在本实施例中，以所述侧墙320为掩膜刻蚀所述掩膜材料层110，形成所述掩膜层120的方法包括：采用第一刻蚀工艺，刻蚀所述第二掩膜材料层112，直至暴露出所述第一掩膜材料层111，以形成第二掩膜层122；在形成所述第二掩膜层122后，采用第二刻蚀工艺，刻蚀所述第一掩膜材料层111，直至暴露出所述衬底100表面，以形成所述第一掩膜层121。
116.在本实施例中，所述第一掩膜层121和第二掩膜层122构成所述掩膜层120。通过所述掩膜层120能够在增加将图形转移至衬底100的过程中，增加图形转移的稳定性。
117.在本实施例中，所述第一刻蚀工艺包括干法刻蚀工艺。
118.在本实施例中，所述第二刻蚀工艺包括干法刻蚀工艺。
119.请参考图13，以所述掩膜层120为掩膜，刻蚀所述衬底100，以形成基底101和位于基底101上的若干鳍部结构102。
120.在本实施例中，刻蚀所述衬底100的工艺包括干法刻蚀工艺。
121.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。