闪存存储器及其制造、使用方法与流程

本发明涉及半导体技术领域，特别涉及一种闪存存储器及其制造、使用方法。

背景技术：

闪存(flash)作为一种非易失性存储器，如今已成为非易失性半导体存储技术的主流。在各种各样的闪存器件中，基本可以分为叠栅结构和分栅结构两种类型。其中，叠栅结构存在过擦除问题，使得其电路设计复杂；相对而言，分栅结构有效避免了过擦除效应，使得电路设计相对简单。此外，相比叠栅结构，分栅结构利用源端热电子注入进行编程，具有更高的编程效率，使得分栅型闪存被广泛应用在各类诸如智能卡、sim卡、微控制器、手机等电子产品中。

通常而言，在闪存存储器中包含有闪存存储器阵列以及其他电路模块，如灵敏放大器(sensitiveamplifier，简称sa)、译码器等。存储单元阵列包括多个闪存单元，现有技术中相邻的闪存单元之间往往具有较大的间距，使得闪存存储器阵列的面积较大，而由于闪存存储器阵列的面积紧密地关系到闪存存储器的成本，同时现有闪存存储器操作方法过于复杂。因此，在闪存存储器设计中，如何不断地降低闪存存储器阵列的面积始终是设计者面临的技术问题。

技术实现要素：

本发明的目的在于提供一种闪存存储器及其制造、操作方法，以解决闪存存储器阵列面积过大，集成度不高的问题。

为解决上述技术问题，本发明提供一种闪存存储器，包括：

衬底和设置在所述衬底上的至少两个间隔设置的闪存单元组；其中，所述衬底包括器件区和连接区，所述闪存单元组自所述连接区延伸至所述器件区，位于所述连接区的所述闪存单元组包括：

连接控制栅层，形成在所述衬底上；

至少两个字线，所述字线沿着预定方向延伸，并且所述字线贯穿所述连接控制栅层，以分断所述连接控制栅层为第一控制栅和第二控制栅，其中所述第一控制栅位于相邻所述字线之间，所述第二控制栅位于边缘字线外侧；以及，

第一侧墙，形成在所述第一控制栅和所述第二控制栅的表面上且位于所述字线的侧壁上；以及所述第二控制栅沿垂直于所述字线的延伸方向且远离所述第一控制栅的端部至少部分突出所述第一侧墙，以用于与外部电路电连接。

可选的，所述闪存单元组还包括：

第一金属插塞和第一金属线，所述第一金属插塞位于所述第一控制栅的表面上，且所述第一金属插塞一端与所述第一控制栅电连接，另一端与所述第一金属线电连接。

可选的，所述闪存单元组还包括：

第二金属插塞和第二金属线，所述第二金属插塞位于所述第二控制栅沿垂直于所述字线的延伸方向突出所述第一侧墙的端部上，且所述第二金属插塞一端与所述端部电连接，另一端与所述第二金属线电连接。

可选的，所述闪存单元组在垂直于所述字线的延伸方向上依次排布，且相邻的所述闪存单元组之间的所述第二控制栅间的距离为0.2um～0.3um。

为解决上述问题，本发明还提供一种闪存存储器制造方法，所述闪存存储器包括间隔设置的至少两个闪存单元组，所述制造方法包括：

提供衬底，所述衬底包括器件区和连接区，所述器件区包括多个交替设置的有源区和隔离区；

在所述衬底的所述有源区上形成初始浮栅层；

在所述衬底的所述连接区和所述初始浮栅层上依次形成控制栅材料层和第一掩模层，其中，所述第一掩模层中开设有多个第一开槽，以及在所述第一掩模层的所述第一开槽的侧壁上形成第一侧墙，以在所述第一开槽中界定出第二开槽；

以所述第一掩模层和所述第一侧墙为掩模，刻蚀位于所述连接区的所述控制栅材料层并依次刻蚀位于所述器件区的所述控制栅材料层和所述初始浮栅层，以形成多个第一开口，多个所述第一开口分断所述控制栅材料层为多个初始控制栅以及分断所述器件区的所述初始浮栅层为多个浮栅层；

在所述第一开槽和所述第一开口内形成字线；

去除所述第一掩模层，依次刻蚀位于所述器件区的所述初始控制栅层和所述浮栅层并停止于所述衬底，以在所述器件区形成器件控制栅和浮栅；以及刻蚀位于所述连接区的所述初始控制栅层，以在所述连接区形成连接控制栅层并在所述连接控制栅层中形成至少两个第二开口，其中，相邻所述第二开口之间夹持至少两个字线，位于相邻所述第二开口间之间的相邻所述字线间的所述连接控制栅层构成第一控制栅，位于所述第二开口和与所述第二开口相邻的所述字线之间的所述连接控制栅层构成第二控制栅，以及所述第二控制栅沿垂直于所述字线的延伸方向且远离所述第一控制栅的端部至少部分突出所述第一侧墙。

可选的，所述第二开口为z字形。

可选的，在所述衬底的所述有源区上形成初始浮栅层的方法包括：

在所述衬底上形成浮栅材料层并在所述浮栅材料层上形成第二掩模层，所述第二掩模层中开设有多个第四开槽，其中，所述第四开槽对应所述器件区的所述隔离区；

以所述第二掩模层为掩模刻蚀所述浮栅材料层以去除位于所述连接区的所述浮栅材料层并在所述衬底的所述有源区上形成所述初始浮栅层。

可选的，在所述器件区形成器件控制栅和浮栅以及在所述连接区形成连接控制栅层的方法包括：

在所述字线上形成绝缘层，其中，所述绝缘层至少形成在位于所述器件区的所述字线上；

在所述连接区上形成第三掩模层，所述第三掩模层中具有至少一个第三开槽；

以所述绝缘层以及所述第一侧墙为掩模，依次刻蚀位于所述器件区的所述初始浮栅层并停止于所述衬底，以在所述器件区形成器件控制栅和浮栅，以及以所述第三掩模层为掩模，刻蚀位于所述连接区的所述初始浮栅层以形成连接控制栅层。

可选的，在刻蚀位于所述连接区的所述初始控制栅层之后，所述方法还包括：在所述第一控制栅上形成第一金属插塞，以及在所述第二控制栅沿垂直于所述第一开口的延伸方向上露出所述第一侧墙的端部上形成第二金属插塞。

为解决上述问题，本发明还提供一种闪存存储器的操作方法，提供如上述任一项所述的闪存存储器，其中，位于第一控制栅两侧的字线其中之一为第一字线，其中另一为第二字线；所述使用方法包括：编程操作和擦除操作；其中，

所述编程操作的方法包括：对所述第一控制栅、所述第一字线和所述第二字线施加电压，使所述第一控制栅、所述第一字线的电压大于零，所述第二字线的电压小于零；

所述擦除操作的方法包括：对所述第一控制栅、所述第二控制栅、所述第一字线和所述第二字线施加电压，使所述第一控制栅和所述第二控制栅的电压小于所述第一字线和所述第二字线的电压，其中，所述第一字线的电压等于所述第二字线的电压，所述第一控制栅的电压等于所述第二控制栅的电压。

可选的，在所述编程操作中，所述第一控制栅的电压为7.6v～8.4v；所述第一字线电压为1.3v～1.7v，所述第二字线的电压为-1v～-1.5v。

可选的，在所述擦除操作中，所述第一控制栅和所述第二控制栅的电压为-8v～-7v，所述第一字线和所述第二字线的电压为8v～9v。

本发明的一种闪存存储器，位于连接区的闪存单元组中相邻字线之间的连接控制栅层构成第一控制栅，从而使得同一闪存单元组内相邻字线之间用于电性连接的控制栅无间距，此时即可以仅利用一个导电插塞即可同时给相邻所述字线之间的多个存储位同时供电，有利于实现整个闪存单元组的尺寸缩减。同时，在闪存单元组的连接区中，位于边缘字线外侧的第二控制栅沿垂直于字线的延伸方向并远离第一控制栅的端部至少部分突出第一侧墙，以用于与外部电路电连接，如此一来，即可进一步提升闪存单元组的紧凑度，进而降低闪存存储器阵列的面积，以提高闪存存储器的集成度。

本发明的一种闪存存储器的操作方法，其在编程过程中，通过对连接相邻第一闪存单元和第二闪存单元中的第一器件控制栅的第一控制栅及位于第一控制栅一侧的第一字线施加大于零的电压，给位于第一控制栅另一侧的第二字线施加小于零的电压，进而在对相邻第一闪存单元和第二闪存单元其中之一进行编程时，可避免对其中另一造成干扰。以及，在擦除过程中，通过对同一闪存单元组内所有第一控制栅和所有第二控制栅施加相同的电压，对位于第一控制栅两侧的第一字线和第二字线施加相同的电压，且施加在第一控制栅和第二控制栅上的电压小于施加在第一字线和第二字线上的电压，进而使得同一闪存单元组内的所有闪存单元可以同时被擦除，操作简便，以提升工作效率。

附图说明

图1是本发明一实施例的闪存存储器的结构示意图；

图2是沿图1中aa’方向的剖面图；

图3是沿图1中bb’方向的剖面图；

图4是本发明一实施例中的闪存存储器的制造过程流程图；

图5～图21是本发明一实施例中的闪存存储器的制造过程结构示意图

图22是本发明一实施例中的闪存存储器编程使用时的结构示意图；

图23是本发明一实施例中的闪存存储器擦除使用时的结构示意图；

其中，附图标记如下：

1-衬底；

2-第一介质层；20-第一初始介质层；

3-浮栅；

30-浮栅层；300-初始浮栅层；

4-第二介质层；

40-第二初始介质层；400-第二介质材料层；

50-初始控制栅层；51-连接控制栅层；

510-第一控制栅层；520-第二控制栅层；

500-控制栅材料层；

6-第一掩模层；

7-第一侧墙；

8-第二侧墙；

9-字线；

10-第三掩模层；

11-绝缘层；

12-第一金属插塞；

13-第一金属连接线；

14-第二金属插塞；

15-第二金属连接线；

101-第一开槽；102-第二开槽；

103-第三开槽；

201-第一开口；202-第二开口；

a-连接区；b-器件区；

c-有源区；d-隔离区；

e-闪存单元组；

cg1-第一器件控制栅；cg2-第二器件控制栅；

bl1-第一位线；bl2-第二位线

wl1-第一字线；wl2-第二字线；

具体实施方式

以下结合附图和具体实施例对本发明提出的一种闪存存储器及其制造、操作方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。此外，附图所展示的结构往往是实际结构的一部分。特别的，各附图需要展示的侧重点不同，有时会采用不同的比例。

图1是本发明一实施例的闪存存储器的平面结构示意图；图2是图1中沿aa’方向的剖面图；图3是图1中沿bb’方向的剖面图；如图1～图3所示，本实施例的闪存存储器包括衬底1，所述衬底1上定义有第连接区a和器件区b。其中，所述器件区b中包括多个交替设置的有源区c和隔离区d，每个有源区c均包括多个源极和多个漏极。以及，本实施例中的闪存存储器还包括设置在衬底1上的至少两个间隔设置的闪存单元组e，所述闪存单元组e自所连接区a延伸至所述器件区b，在本实施例中，每个所述闪存单元组a包括多个闪存单元，每个闪存单元包括两个存储位。

其中，衬底1的材料可以包括半导体材料、绝缘材料、导体材料或者它们的任意组合；以及，衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如si、sige、sigec、sic、gaas、inas、inp和其它的iii/v或ii/vi化合物半导体的半导体材料。以及，衬底1例如为si/sige、si/sic、绝缘体上硅(soi)或绝缘体上硅锗的层状衬底。

继续参考图1和图2所示，位于所述连接区的所述闪存单元组e包括：

连接控制栅层51，所述连接控制栅层51形成在所述衬底1上；以及至少两个字线9，所述字线9沿着预定方向延伸，并且所述字线9贯穿所述连接控制栅层51，以分断所述连接控制栅层51为第一控制栅510和第二控制栅520，其中所述第一控制栅510位于相邻所述字线9之间，所述第二控制栅520位于边缘字线9外侧。

在本实施例中，所述闪存单元组e还包括第一侧墙7，所述第一侧墙7形成在所述第一控制栅510和所述第二控制栅520的表面上且位于所述字线9的侧壁上；所述第二控制栅520沿垂直于所述字线9的延伸方向且远离所述第一控制栅510的端部至少部分突出所述第一侧墙7，以用于与外部电路电连接。以及，所述第一控制栅510用于与外部电路电连接，在本实施例中，给所述第一控制栅510供电即可给同一闪存单元e中相邻字线9之间的多个存储位同时供电。

本实施例中，位于所述连接区a中的每一所述闪存单元组e中的两个所述第二控制栅520沿垂直于所述字线9的延伸方向且远离所述第一控制栅510的端部至少部分突出所述第一侧墙7，以用于构成引出端，并以利用所述引出端进一步实现所述第二控制栅520与外部电路的电连接。以及，在本实施例中，所述第二控制栅520在沿所述字线9延伸方向上不突出所述第一侧墙7，如此一来，可有效提高闪存存储器的集成度。

在本实施例中，连接区a中的所述闪存单元组e位于相邻所述字线9之间的连接控制栅层51构成所述第一控制栅510，从而使得连接区a中的相邻所述字线9之间用于电性连接的控制栅无间距，此时即可以仅利用一个导电插塞即可同时给相邻所述字线9之间的多个所述存储位同时供电，有利于实现整个闪存单元组e的尺寸缩减。同时，在所述闪存单元组e的连接区a中，位于边缘所述字线9外侧的所述第二控制栅520沿垂直于所述字线9的延伸方向并远离所述第一控制栅510的端部至少部分突出所述第一侧墙7，以用于与外部电路电连接，如此一来，即可进一步提升闪存单元组e的紧凑度，进而降低闪存存储器阵列的面积，以提高闪存存储器的集成度。

进一步的，在本实施例中，所述连接区a中的所述闪存单元组e中相邻所述字线9之间的区域被所述第一控制栅510铺满，当然，在其他实施例中，所述第一控制栅510也可只形成在相邻所述字线9之间的部分区域内并横跨在所述相邻字线9之间，在此不做具体限定。此外，如图1所示，在本实施例中，分别位于两个闪存单元组e的两个第二连接控制栅520交错设置，如此一来，可减小相邻闪存单元组e之间的间距，进而减小所述闪存存储器的面积以提升所述闪存存储器的紧凑度。以及，在本实施例中，所述第二连接控制栅520在垂直于所述字线9的延伸方向上部分突出第一侧墙7，在其他实施例中，所述第二连接控制栅520还可全部突出第一侧墙7，具体的第二连接控制栅520突出所述第一侧墙7的大小及位置在此不做具体限定。

进一步的，在本实施例中，所述闪存单元组e在垂直于所述字线9延伸方方向上依次排布，且相邻的所述闪存单元组e之间相邻的所述第一侧墙7间的距离d为0.2um～0.3um。如此一来，既使得所述闪存存储器的结构具有较高的紧凑度，又满足所述闪存存储器高性能的需求。

继续参考图2并结合图3所示，本实施例中，每个闪存单元组e中的所述至少两个字线9从所述连接区a延伸至所述器件区b，位于所述器件区b的所述闪存单元组e包括多个器件控制栅52及多个浮栅3，其中每个所述字线9两侧分别具有一个所述浮栅3和一个所述控制栅52，所述浮栅3和所述控制栅52依次层叠设置，以及位于所述字线9同侧的所述浮栅3和所述器件控制栅52构成一个存储单元。

以及，在本实施例中，所述器件区b中的闪存单元组e还包括第一介质层2，所述第一介质层2形成在所述衬底1的器件区b中的有源区c上。可以认为，本实施例中利用所述第一介质结构层构成所述闪存单元组e的栅氧化层。其中，同一闪存单元组e之间相邻的所述字线9之间的所述第一介质层2相互隔断设置。

此外，本实施例中，所述闪存单元组a还包括第二介质层4，位于所述连接区a的所述第二介质层4形成在所述连接控制栅层51和所述衬底1之间，即利用所述第二介质层4间隔所述连接控制栅层51和所述衬底1。以及位于所述器件区b的所述第二介质层4形成在所述浮栅3和所述器件控制栅52之间。即，利用所述第二介质层4间隔所述浮栅3和器件控制栅52。具体的，所述第二介质层4可以包括层叠的第一氧化层、氮化层及第二氧化层，即ono层。更具体的，所述第一氧化层和所述第二氧化层可以均为氧化硅层，所述氮化层可以为氮化硅层。

此外，在本实施例中，在所述第一控制栅510、所述第二控制栅520的侧壁上还形成有第二侧墙8，所述第二侧墙8沿所述字线9的延伸方向贯穿所述连接区a和所述器件区b，形成在所述连接区a的所述第二侧墙8使所述第一控制栅510、所述第二控制栅520与所述字线9相互绝缘。形成在所述器件区b的所述第二侧墙8使所述器件控制栅52和所述浮栅3与所述字线8相互绝缘。其中，所述第二侧墙8的形成方法可以为热氧化法，也可以通过成膜刻蚀法形成，在本实施例中，所述第二侧墙8的形成方法在此不做具体限制。

继续参图1和图3所示，在本实施例中，本实施例的闪存单元组e中的所述字线9上还形成有绝缘层11，其中，所述绝缘层11至少部分覆盖所述字线9。在本实施例中，所述绝缘层11覆盖位于所述器件区b上的所述字线9，所述绝缘层9用于在刻蚀形成所述器件控制栅52及所述浮栅3时保护所述字线9不被刻蚀，同时还可保护所述字线9在后续制程中不被干涉。

进一步的，在本实施例中，所述闪存单元组e中包括两条字线8，在其他实施例中，所述闪存单元组e还可以包括多条字线8。对应的，若每个所述闪存单元组e中的所述字线8的数量为n个，则每个所述闪存单元组e中的所述第一控制栅510的数量可以为n-1个，其中，n为大于等于2的自然数。以及，不论每个所述闪存单元组e中的所述字线8的数量为几个，所述第二控制栅520的个数均为两个。此外，位于器件区b中的所述浮栅3的数量为2n个，具体的每个所述闪存单元e中所述字线9、所述第一控制栅510以及浮栅3的数量在此不做具体限定，以实际情况为准。

继续参考图1和图2，在本实施例中，所述闪存单元组e还包括第一金属插塞12和第一金属线13，所述第一金属插塞12位于所述第一控制栅510上，且所述第一金属插塞12一端与所述第一控制栅510电连接，另一端与所述第一金属线13电连接。即，所述第一控制栅510的数量与所述第一金属线13的数量相同，每个所述第一金属线13用于给与其对应的所述第一控制栅510供电。

继续参图1和图2，所述闪存单元组e还包括第二金属插塞14和第二金属线15，所述第二金属插塞14位于所述第二控制栅520沿垂直于所述字线9的延伸方向并突出所述第一侧墙7的端部上，且所述第二金属插塞14一端与所述端部电连接，另一端与所述第二金属线15电连接。每个所述第二金属线14用于给与其对应的所述第二控制栅520供电。

基于如上所述的闪存存储器，以下对形成所述闪存存储器的方法进行描述。

图4是本发明一实施例中的闪存存储器制造方法的流程图；图5～图21是本发明一实施例中的闪存存储器制造方法的过程示意图；下面结合附图对本实施例提供的闪存存储器的制造方法及其步骤进行详细说明。

在步骤s10中，具体如图5所示，提供衬底1，其中，所述衬底1包括连接区a和器件区b，所述器件区b包括多个交替设置的有源区c和隔离区d。

其中，该衬底可以包括半导体材料、绝缘材料、导体材料或者它们的任意组合，可以为单层结构，也可以包括多层结构。因此，衬底可以是诸如si、sige、sigec、sic、gaas、inas、inp和其它的iii/v或ii/vi化合物半导体的半导体材料。也可以包括诸如，例如si/sige、si/sic、绝缘体上硅(soi)或绝缘体上硅锗的层状衬底。以及，所述有源区c和所述隔离区d贯穿所述衬底1且所述有源区c和所述隔离区d相互平行设置。

在步骤s20中，具体如图5所示，在所述有源区c的所述衬底1上形成初始浮栅层300。

在本实施例中，在所述有源区c的所述衬底1上形成初始浮栅层的方法包括：首先，在所述衬底1上形成浮栅材料层并在所述浮栅材料层上形成第二掩模层，所述第二掩模层中开设有多个第四开槽，其中，所述第四开槽对应所述器件区的非所述隔离区，之后以所述第二掩模层为掩模刻蚀所述浮栅材料层以去除位于所述连接区a的所述浮栅材料层并在所述有源区c的所述衬底1上形成初始浮栅层300。其中，所述浮栅材料层可以为多晶硅，以及在本实施例中，刻蚀所述浮栅材料层的方法为干法刻蚀。

图6为沿图5中bb’方向的剖面图，参图6所示，在所述衬底1上形成浮栅材料层之前还包括，在所述衬底1上形成第一介质材料层，所述第一介质材料层的材质可以包括氧化硅。其中，所述第一介质材料层位于衬底1和所述浮栅材料层之间。以及在刻蚀所述浮栅材料层之后，继续朝向衬底1方向刻蚀所述第一介质材料层以形成初始第一介质层20。

图8为沿图7中aa’方向的剖面图，图9为沿图7中bb’方向的剖面图。在步骤s30中，如图7～图9所示，在所述衬底1的所述连接区a和所述器件区b的所述初始浮栅层300上依次形成控制栅材料层500和第一掩模层6，其中，所述第一掩模层6中开设有多个第一开槽101；以及在所述第一掩模层6的所述第一开槽101的侧壁上形成第一侧墙7，以在所述第一开槽101中界定出第二开槽102。其中，所述控制栅材料层500可以为多晶硅。

具体的，形成所述第一掩膜层6的方法可以包括：形成第一掩模材料层，并在所述第一掩模材料层上镀上光阻；再使用掩模版曝光后在需要留下的所述第一掩模材料层上形成光阻层；然后采用干刻蚀方法刻蚀所述第一掩模材料层以形成至少多个所述第一开槽101，并形成所述第一掩模层6。其中，所述第一开槽101垂直于所述有源区c，最后去除所述第一掩模层6上的光阻。

此外，形成所述第一侧墙7的方法可以包括：在所述第一掩模层6上形成第一侧墙材料层，本实施例中的所述第一侧墙材料层的材质可以为氧化硅或氮化硅。所述第一侧墙材料层形成在所述第一掩模层6的顶表面、以及所述第一开槽101的侧壁及底部。刻蚀位于所述第一掩模层6上及位于所述第一开槽101底部的所述第一侧墙材料层，以形成所述第一侧墙7，同时，相对的所述第一侧墙7在所述第一开槽101内界定出所述第二开槽102。

以及，在本实施例中，在所述连接区a的所述衬底1和所述器件区b的所述初始浮栅层300上形成控制栅材料层500之前，所述方法还包括在所述连接区a的所述衬底1和所述器件区b的所述初始浮栅层300上形成第二介质材料层400。

具体的，所述第二介质材料层400可以包括层叠的第一氧化材料、氮化材料层及第二氧化材料层。更具体的，所述第一氧化材料层和所述第二氧化材料层可以均为氧化硅层，所述氮化材料层可以为氮化硅层。该第二介质材料层可以通过化学气相沉积法形成。

图11为沿图10中aa’方向的剖面图，图12为沿图10中bb’方向的剖面图。

在步骤s40中，如图10～图12所示，以所述第一掩模层6和所述第一侧墙7为掩模，刻蚀位于所述连接区a的所述控制栅材料层500并依次刻蚀位于所述器件区b的所述控制栅材料层500和所述初始浮栅层300，以形成多个第一开口201，多个所述第一开口201分断所述控制栅材料层500为多个初始控制栅层50以及分断所述器件区b的所述初始浮栅层300为多个浮栅层30。

以及，在本实施例中，在刻蚀位于所述连接区a的所述控制栅材料层500并依次刻蚀位于所述器件区b的所述控制栅材料层500和所述初始浮栅层300的同时，刻蚀所述第二介质材料层400以形成第二初始介质层40并刻蚀停止于所述第一初始介质层20。

此外，在本实施例中，在刻蚀位于所述连接区a的所述控制栅材料层500并依次刻蚀位于所述器件区b的所述控制栅材料层500和所述初始浮栅层300之后，所述方法还包括，在位于所述连接区的所述初始控制栅层50的侧壁以及位于所述器件区的所述初始控制栅层50和浮栅层30的侧壁形成第二侧墙8，所述第二侧墙8沿所述第一开口201的延伸方向贯穿所述连接区a和所述器件区b。其中，所述第二侧墙8的形成方法可以为热氧化法，也可以通过成膜刻蚀法形成，所述第二侧墙8的形成方法在此不做具体限制。此外，在本实施例中，由于刻蚀所述初始浮栅层300时，所述第一初始介质层20未被刻蚀。因此，所述第二侧墙8形成在所述初始控制栅层50和所述浮栅层30的侧壁上。以及，在其他实施例中，在刻蚀所述初始浮栅层300的同时，会过刻蚀以刻蚀掉位于所述被刻蚀掉的所述初始浮栅层300下方的所述第一初始介质层20，故，可在形成所述第二挡墙8时，形成所述第二挡墙8的所述第二挡墙材料还可沉积在被刻蚀的所述初始浮栅层30下方的所述衬底1上，以与被刻蚀的所述第一初始介质层20连接，以作为初始栅氧化层。

图14为沿图13中aa’方向的剖面图，图15为沿图13中bb’方向的剖面图。在步骤s50中，如图13～图15所示，在所述第一开槽102和所述第一开口201内形成字线9。

具体的，形成所述字线9的方法包括，在所述第一开槽102和所述第一开口201内填充导电材料，其中所导电材料还形成在所述第一掩模层6和所述第一侧墙7的顶表面上，位于所述第一开槽102和所述第一开口201内的导电材料和位于所述第一掩模层6和所述第一侧墙7顶表面的所述导电材料形成字线材料层，研磨位于所述第一掩模层6和所述第一侧墙7的顶表面的所述字线材料层以在所述第一开槽102和所述第一开口201内形成所述字线9。在本实施例中，由于采用研磨法去除所述第一掩模层6和所述第一侧墙7的顶表面的所述字线材料层，且未保证相邻所述字线9之间不导通，因此如图所示，在研磨过程中会研磨掉部分所述第一掩模层6和所述第一侧墙7。

图20为沿图19中aa’方向的剖面图，图21为沿图19中bb’方向的剖面图。在步骤s60中，如图19～图21所示，去除所述第一掩模层6，依次刻蚀所述器件区b的所述初始控制栅层50和所述浮栅层30并停止于所述衬底1，以在所述器件区b形成器件控制栅52和浮栅2；以及刻蚀所述连接区a的所述初始控制栅层50，以在所述连接区a形成连接控制栅层51并在所述连接控制栅层51中形成至少两个第二开口202，其中，相邻所述第二开口202之间夹持至少两个字线9，位于相邻所述第二开口202之间的所述相邻字线9之间的所述连接控制栅51构成第一控制栅510，位于所述第二开口202和与所述第二开口202相邻的所述字线9之间的所述连接控制栅层51构成第二控制栅520，以及所述第二控制栅520沿垂直于所述字线9的延伸方向且远离所述第一控制栅510的端部至少部分突出所述第一侧墙7。

在本实施例中，连接区a中的所述闪存单元组e位于相邻所述字线9之间的连接控制栅层51构成所述第一控制栅510，从而使得连接区a中的相邻所述字线9之间用于电性连接的控制栅无间距，此时即可以仅利用一个导电插塞即可同时给相邻所述字线9之间的多个所述存储位同时供电，有利于实现整个闪存单元组e的尺寸缩减。同时，在所述闪存单元组e的连接区a中，位于边缘所述字线9外侧的所述第二控制栅520沿垂直于所述字线9的延伸方向并远离所述第一控制栅510的端部至少部分突出所述第一侧墙7，以用于与外部电路电连接，如此，即可进一步提升闪存单元组e的紧凑度，进而降低闪存存储器阵列的面积，以提高闪存存储器的集成度。

在本实施例中，所述第二开口202可以为z字形，以使本实施例中形成的相邻第二控制栅520能够交错设置，如此一来可以进一步的减小闪存存储器的面积，以进一步的提升所述闪存存储器的集成度。在其他实施例中，所第二开口202还可以为矩形等形状，隔离开相邻所述闪存单元组e位于所述连接区a的所述所述连接控制栅层51即可，具体不做限定。此外，在本实施例中，由于未刻蚀位于连接区a中的相邻两个所述第二开口202之间的相邻所述字线9之间的所述初始控制栅50，因此，上述区域被所述第一控制栅510铺满，此时，刻蚀流程简单，刻蚀精度高。在其他实施例中，若需减小所述第一控制栅510的面积，则可进一步的刻蚀上述区域中的所述初始控制栅层50，所述第一控制栅510和所述第二控制栅520的面积形状不做具体限制，以实际需求为准。

以及，在本实施例中，在刻蚀所述初始控制栅层50和所述浮栅层30的同时，还刻蚀初始第二介质层40，以形成第二介质层4，以及刻蚀所述第一初始介质层20以形成第一介质层2，所述第一介质层2构成栅氧化层。

图17为沿图16中aa’方向的剖面图，图18为沿图16中bb’方向的剖面图。请参图16～18所示，本实施例中在所述器件区b形成器件控制栅52和浮栅3以及在所述连接区a形成连接控制栅层51的方法包括如下步骤一到步骤三。

在步骤一中，在所述字线9上形成绝缘层11，其中，所述绝缘层11至少形成在所述器件区b的所述字线9上，所述绝缘层11作为字线9上的绝缘层以保护所述字线9。

在步骤二中，在所述连接区a上形成第三掩模层10，所述第三掩模层10中具有至少一个第三开槽103。以所述绝缘层11以及所述第一侧墙8为掩模，依次刻蚀位于所述器件区b的所述初始控制栅层50和所述初始浮栅层30并停止于所述衬底1，以在所述器件区b上形成器件控制栅52和浮栅3，以及以所述第三掩模层10为掩模，刻蚀位于所述连接区a上的所述初始控制栅层50以形成连接控制栅层51。

在步骤三中，以所述绝缘层10以及所述第一侧墙7为掩模，依次刻蚀位于所述器件区b的所述初始浮栅层30并停止于所述衬底1，以在所述器件区b形成器件控制栅52和浮栅3，以及以所述第三掩模层10为掩模，刻蚀位于所述连接区a的所述初始控制栅层50以形成连接控制栅层51。

在本实施例中，在上述步骤之后，可去除所述第三掩模层10，并保留绝缘层11，其中，绝缘层11可保护位于器件区b中的字线9在后续的制程中不被干涉而受损。以及，在其他实施例中，还可以不去除所述第三掩模层10，所述第三掩模层10是否被去除依据具体情况而定，在此不做具体限定。

进一步的，继续参图19～图21所示，在本实施例中，在刻蚀所述连接区a的所述初始控制栅层50之后，所述方法还包括：在所述第一控制栅510上形成第一金属插塞12，以及在所述第二控制栅520沿垂直于所述第一字线9的延伸方向上露出所述第一侧墙7的端部上形成第二金属插塞14。

具体的，本实施例中，去除所述第三掩膜层10之后，在经过上述步骤形成的所述闪存存储器上形成第四掩模层(图未示)。之后，刻蚀位于所述第一控制栅510上的所述第四掩模层(图未示)以形成第一连接孔，以及刻蚀所述第二控制栅520沿垂直于所述字线9延伸方向突出所述第一侧墙7上的所述第四掩模层(图未示)以形成第二连接孔。

之后，在所述第一连接孔内填充导电材料形成所述第一金属插塞12，以及，在所述第二连接孔内填充导电材料以形成所述第二金属插塞14。在本实施例中，所述第一金属插塞12用于实现外部电路与所述第一控制栅510的电连通，所述第二金属插塞14用于实现外部电路与所述第二控制栅520的电连通。

在本实施例中，所述字线9的材料为多晶硅，所述第一金属插塞12及第二金属插塞14的材料为铜或钨。

以及，在形成所述第一金属插塞12和所述第二金属插塞14之后，还形成第一金属线13以及第二金属线15，其中，所述第一金属线13与所述第一金属插塞12导通，所述第二金属线15与所述第二金属插塞14导通。

基于如上所述的闪存存储器，以下对使用该闪存存储器的方法进行描述。图22是本发明一实施例中的闪存存储器编程使用时的结构示意图；图23是本发明一实施例中的闪存存储器擦除使用时的结构示意图；下面结合附图对本实施例提供的闪存存储器的操作方法进行详细说明。

提供上述实施例所述的闪存存储器；

其中，闪存存储器包括：衬底1、设置在衬底1上的至少两个间隔设置的所述闪存单元组e。其中，每个所述闪存单元组e包括位于所述器件区b的多个第一器件控制栅cg1和多个第二器件控制栅cg2，所述第一器件控制栅cg1和所述第二器件控制栅cg2位于所述字线两侧。以及位于连接区a中的第一控制栅和第二控制栅。其中，每个闪存单元组e中位于器件区b的相邻字线之间的相邻的所述第一器件控制栅cg1分别与位于连接区a中的第一控制栅连接。位于所述闪存单元组e的所述字线外侧的所述第二器件控制栅cg2与位于连接区a中的第二控制栅连接。因此，所述闪存单元组e中相邻所述字线之间的所述第一器件控制栅cg1的电压相同。可通过所述第一金属线给相邻所述第一器件控制栅cg1提供相同的电压。

进一步的，结合图22所示，定义位于所述器件区b中的所述闪存单元组e中相邻所述字线即位于第一控制栅两侧的字线9其中之一为第一字线wl1，其中另一所述字线9为第二字线wl2。

此外，本实施例中，所述闪存存储器中的所述有源区c包括源区和漏区。以及，位于所述第二器件控制栅cg2邻近所述第一器件控制栅cg1一侧的所述衬底1中包括第一源区，连接所述第一源区的第一位线bl1。以及，位于所述第一字线wl1远离所述第一器件控制栅cg1一侧的所述衬底1中的第一漏区，连接所述第一漏区的所述第二位线bl2。其中，所述第一位线bl1与所述第二位线bl2之间的电势差决定所述第二器件控制栅cg2与所述第一字线wl1下方沟道中电流的大小。

本实施例中，所述第一器件控制栅cg1所在的闪存单元形成第一闪存单元，所述第二器件控制栅cg2所在的闪存单元形成第二存闪存单元。

进一步的，所述操作方法包括：编程操作和擦除操作；

编程操作的方法包括：对所述第一控制栅、所述第一字线wl1和所述第二字线wl2施加电压，使所述第一字线wl1的电压大于零，所述第二字线wl2的电压小于零；

要对第一存储单元进行编程，则第一存储单元下方沟道需要有电流通过，因此，所述第一源区和所述第一漏区之间需要具有一定的电势差，即第一位线bl1与第二位线bl2之间具有电势差。本实施例中，第一位线bl1接低电平vdp；第二位线bl2接较高电压。

具体的，所述第二器件控制栅cg2以及所述第二控制栅所接电压为4v～5v，第一字线wl1所接电压为1.3v～1.7v，相邻第一器件控制栅cg1以及第一控制栅所接电压大于所述第一字线wl1所接电压。相邻两个所述第一器件控制栅cg1以及所述第一控制栅的电压为7.6v～8.4v。

此时，对包括所述第一连接控制栅cg1的第一闪存单元进行编程，而为保证不对包括所述第二器件控制栅cg2的所述第二闪存单元进行编程，则给所述第一字线wl1接入正的电压，以及给所述第二字线wl2接入负的电压。

具体而言，本实施例中，由于所述第二字线wl2具有负的电压，故所述第二字线wl2上负的电压可抵消，由于相邻所述第一闪存单元和所述第二闪存单元其中之一进行编程时，所述第一控制栅提供给所述第一器件控制栅cg1上的电压对所述第一闪存单元和所述第二闪存单元其中另一的栅极电压拉升的影响。进而在对所述第一闪存单元和所述第二闪存单元的其中之一进行编程时，可以避免对所述第一闪存单元和所述第二闪存单元其中另一造成干扰。可选的，该第二字线wl2接入的电压为-1v～-1.5v。

进一步的，擦除操作的方法包括：通过所第一控制栅对相邻所述第一闪存单元和所述第二闪存单元中相邻的所述第一器件控制栅cg1施加电压，以及通过所述第二控制栅对所述第二器件控制栅cg2施加电压，以及对所述第一字线wl1和所述第二字线wl2施加电压，使所述第一器件控制栅cg1和所述第二器件控制栅cg2的电压(即所述第一控制栅和所述第二控制栅的电压)小于所述第一字线wl1和所述第二字线wl2的电压，其中，所述第一字线wl1的电压等于所述第二字线wl2的电压，以及所述第一控制栅和所述第二控制栅的电压相等。

要对存储单元a进行擦除，则所述第一字线wl1和所述第二字线wl2接的电压与所述第一子控制栅cg1和所述第二子控制栅cg2接的电压之间要有较高的电压差。在本实施例中，对位于同一闪存存储单元组e中的所述第一器件控制栅cg1和所述第二器件控制栅cg2给相同的电压即给位于同一闪存单元组e中的所述第一控制栅和所述第二控制栅给相同的电压，所述第一字线wl1和所述第二字线wl2也给相同的电压，且所述第一字线wl1和所述第二字线wl2上的电压和所述第一器件控制栅cg1和所述第二器件控制栅cg2上的电压之间具有较高的电压差，以在擦除时使得所有同一闪存单元组e内所有的闪存单元被同时擦除。

在本实施例中，在擦除操作中，所述第一器件控制栅cg1和所述第二器件控制栅cg2即所述第一控制栅和所述第二控制栅的电压相同且为负电压，所述第一字线wl1和所述第二字线wl2的电压相同且为正电压。可选的

给所述第一器件控制栅cg1和所述第二器件控制栅cg2即所述第一控制栅和第二控制栅的提供的电压未为-8v～-7v，给所述第一字线wl1和所述第二字线wl2提供的电压为8v～9v。较佳的，如图23所示，所述第一子控制栅cg1和所述第二子控制栅cg2即所述第一控制栅和第二控制栅的电压同时给-8v，所述第一字线wl1和所述第二字线wl2的电压同时给8v，此时，擦除效果最佳。

本发明的一种闪存存储器的操作方法，其在编程过程中，通过对连接相邻第一闪存单元和第二闪存单元中的第一器件控制栅cg1的第一控制栅及位于第一控制栅一侧的第一字线wl1施加大于零的电压，给位于第一控制栅另一侧的第二字线wl2施加小于零的电压，进而在对相邻第一闪存单元和第二闪存单元其中之一进行编程时，可避免对其中另一造成干扰的问题。以及，在擦除过程中，通过对同一闪存单元组e内所有第一控制栅和所有第二控制栅施加相同的电压，对位于第一控制栅两侧的第一字线wl1和第二字线wl2施加相同的电压，且施加在第一控制栅和第二控制栅上的电压小于施加在第一字线wl1和第二字线wl2上的电压，进而使得同一闪存单元组e内的所有闪存单元可以同时被擦除，操作简便，以提升工作效率。

需要说明的是，本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可，此外，各个实施例之间不同的部分也可互相组合使用，本发明对此不作限定。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。