半导体存储元件及其制造方法与流程

本发明涉及一种集成电路及其制造方法，尤其涉及一种半导体存储元件及其制造方法。

背景技术：

随着科技日新月异，半导体元件为了达到降低成本及简化工艺步骤的需求，将晶胞阵列区(cellarrayregion)与周边区(peripheryregion)的元件整合在同一芯片上已逐渐成为一种趋势。

在习知工艺中，晶胞阵列区与周边区中的不同栅极结构需要使用不同光掩膜来定义。然而，晶胞阵列区与周边区之间的隔离结构会经历多次蚀刻工艺，而导致隔离结构的过多损耗。在此情况下，在靠近边界区的周边区的隔离结构上的导体层也会被损耗，使得多晶硅残留物(polyresidue)缺陷的产生，进而降低元件的可靠度与良率。因此，如何提供一种半导体存储元件及其制造方法，以减少多晶硅残留物缺陷，进而提升半导体存储元件的可靠度与良率，将成为重要的一门课题。

技术实现要素：

本发明提供一种半导体存储元件及其制造方法，其可避免多晶硅残留物缺陷的产生，进而提升半导体存储元件的可靠度与良率。

本发明提供一种半导体存储元件，包括：基底、隔离结构、第一栅介电层、第一导体层、第二栅介电层、第二导体层以及保护层。基底具有阵列区与周边区。隔离结构配置在阵列区与周边区之间的基底中。第一栅介电层配置在阵列区的基底上。第一导体层配置在第一栅介电层上。第二栅介电层配置在周边区的基底上。第二导体层配置在第二栅介电层上。第二导体层延伸覆盖隔离结构的部分顶面。保护层配置在第二导体层与隔离结构之间。

本发明提供一种半导体存储元件的制造方法，其步骤如下。提供具有阵列区与周边区的基底。在阵列区的基底上形成第一堆叠结构。在周边区的基底上形成第二堆叠结构。在第一堆叠结构与第二堆叠结构之间的基底中形成隔离结构。在基底上全面性地形成保护层。在保护层上形成第一掩膜层，其中第一掩膜层自阵列区延伸覆盖周边区的一部分。以第一掩膜层当作蚀刻掩膜，移除部分保护层与第二堆叠结构。在周边区的基底上形成栅介电层。在基底上全面性地形成导体材料。在周边区的导体材料上形成第二掩膜层。第二掩膜层当作蚀刻掩膜，移除部分导体材料及其下方的保护层，以使残留的保护层形成在第一掩膜层与第二掩膜层的重叠区域中。

基于上述，本发明将第一掩膜层与第二掩膜层部分重叠，以于第二导体层与隔离结构之间形成保护层。此保护层可防止下方的隔离结构在蚀刻工艺期间过度损耗，以减少多晶硅残留物缺陷的产生，进而提升半导体存储元件的可靠度与良率。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1a至图1f是依照本发明一实施例的一种半导体存储元件的制造流程的剖面示意图。

具体实施方式

以下段落的半导体存储元件是以闪速存储器(flash)为例。但本发明不以此为限。

请参照图1a，本实施例提供一种半导体存储元件的制造方法，其步骤如下。首先，提供基底100，基底100可例如是硅基底。具体来说，基底100包括阵列区r1、周边区r2以及位于阵列区r1与周边区r2之间的边界区r3。在一实施例中，阵列区r1可具有多个存储单元于其中；周边区r2可具有多个逻辑电路(例如是晶体管)于其中。在其他实施例中，周边区r2也可以有存储器于其中。

接着，在阵列区r1的基底100上形成第一堆叠结构110并在周边区r2的基底100上形成第二堆叠结构120a。第一堆叠结构110包括第一栅介电层112与第一导体层114。第二堆叠结构120a包括第二栅介电层122a与第二导体层124a。

在本实施例中，第一栅介电层112可例如是穿隧介电层。第一栅介电层112的材料包括氧化硅、氮氧化硅、氮化硅或其他合适的介电材料，其形成方法包括化学气相沉积法或炉管氧化法等，且其厚度可为2nm至20nm。在本实施例中，第一导体层114可例如是浮置栅极。第一导体层114的材料包括经掺杂的多晶硅、未经掺杂的多晶硅或其组合，其形成方法可以是化学气相沉积法，且其厚度可为10nm至150nm。

在一实施例中，第二栅介电层122a可与第一栅介电层112同时形成，且第二导体层124a可与第一导体层114同时形成，但本发明不以此为限。在替代实施例中，第二栅介电层122a的材料与第一栅介电层112的材料相同或不同。第二导体层124a的材料也与第一导体层114的材料相同或不同。

然后，在基底100中形成多个隔离结构101。具体来说，隔离结构101自第一堆叠结构110与第二堆叠结构120a的顶面向基底100的方向延伸。如图1a所示，隔离结构101可位于阵列区r1与周边区r2之间的边界区r3的基底100中，以分隔第一堆叠结构110与第二堆叠结构120a。另外，隔离结构101可位于阵列区r1的基底100中，以分隔相邻两个第一堆叠结构110。此外，隔离结构101可位于周边区r2的基底100中，以分隔相邻两个第二堆叠结构120a。在一实施例中，隔离结构101包括隔离材料，其可例如是高密度等离子体氧化物层或旋涂式玻璃(spin-onglass，sog)。在替代实施例中，隔离结构101可以是浅沟槽隔离结构(shallowtrenchisolation，sti)。

如图1a所示，在形成隔离结构101之后，在基底100上全面性地形成缓冲层103，并在缓冲层103上全面性地形成保护层102。在一实施例中，缓冲层103包括氧化物层，例如是氧化硅，其形成方法包括化学气相沉积法或炉管氧化法等，且其厚度可为5nm至100nm。保护层102包括氮化物层，例如是氮化硅、氮氧化硅或其组合，其形成方法包括化学气相沉积法，且其厚度可为5nm至100nm。

请参照图1a与图1b，在保护层102上形成第一掩膜层104。具体来说，如图1b所示，第一掩膜层104自阵列区r1横越边界区r3，并延伸覆盖周边区r2的一部分。第一掩膜层104例如是光致抗蚀剂材料。

接着，以第一掩膜层104当作蚀刻掩膜，进行第一蚀刻工艺，以移除部分保护层102、部分缓冲层103、第二导体层124a以及部分隔离结构101。在第一蚀刻工艺期间，第二栅介电层122a可用以当作蚀刻停止层，以防止基底100的损伤。在一实施例中，第一蚀刻工艺包括干式蚀刻工艺，例如是反应离子蚀刻工艺(reactiveionetching，rie)。在进行第一蚀刻工艺之后，如图1b所示，进一步地移除第二栅介电层122a，以暴露出周边区r2的基底100。

请参照图1b与图1c，移除第一掩膜层104之后，在周边区r2的基底100上形成第二栅介电层122。在一实施例中，第二栅介电层122的材料包括氧化硅、氮氧化硅、氮化硅或其他合适的介电材料，其形成方法包括化学气相沉积法或炉管氧化法等，且其厚度可为2nm至50nm。此外，由于阵列区r1与周边区r2中的半导体元件的操作电压不同，因此，第二栅介电层122的厚度可大于第一栅介电层112的厚度。

接着，在基底100上全面性地形成导体材料124’。如图1c所示，导体材料124’覆盖保护层102a、缓冲层103a、隔离结构101以及第二栅介电层122。在一实施例中，导体材料124’包括经掺杂的多晶硅、未经掺杂的多晶硅或其组合，其形成方法可以是化学气相沉积法，且其厚度可为50nm至300nm。之后，在周边区r2的导体材料124’上形成第二掩膜层106。在一实施例中，第二掩膜层106可以是光致抗蚀剂材料。

请参照图1c与图1d，以第二掩膜层106当作蚀刻掩膜，进行第二蚀刻工艺，以移除部分导体材料124’，藉此形成第二导体层124。在第二蚀刻工艺期间，保护层102a可用以当作蚀刻停止层。在此情况下，如图1d所示，保护层102a外露于第二导体层124。在一实施例中，第二蚀刻工艺包括干式蚀刻工艺，例如是rie。

请参照图1d与图1e，在移除第二掩膜层106之后，以第二导体层124当作蚀刻掩膜，进行湿式蚀刻工艺，移除部分保护层102a及其下方的缓冲层103a、部分隔离结构101，以暴露出第一堆叠结构101。在此情况下，如图1e所示，第一堆叠结构110突出于隔离结构101的顶面101t，以在第一堆叠结构101之间形成凹陷115。凹陷115暴露出第一导体层114的部分侧壁，其可增加第一导体层114与后续形成的第三导体层134(如图1f所示)之间的接触面积，进而提升栅极耦合率(gate-couplingratio，gcr)。在一实施例中，所述湿式蚀刻工艺可包括多道蚀刻步骤。举例来说，可先进行第一蚀刻步骤，移除由氮化物所构成的保护层102a，接着，再进行第二蚀刻步骤，以移除由氧化物所构成的缓冲层103a及其下方的隔离结构101。在替代实施例中，第一蚀刻步骤可例如使用含有磷酸的蚀刻液以移除氮化物；而第二蚀刻步骤则是例如使用缓冲氢氟酸(bhf)以移除氧化物，但本发明不以此为限。

值得注意的是，第一掩膜层104(如图1b所示)与第二掩膜层106(如图1c所示)部分重叠在重叠区域op(如图1d所示)。在一实施例中，重叠区域op可介于0.3微米(μm)与1.0微米之间。在进行上述湿式蚀刻工艺之后，保护层102b形成在第一掩膜层104与第二掩膜层106的重叠区域op，如图1e所示。另外，从垂直方向来看，保护层102b则是形成在第二导体层124与隔离结构101(或缓冲层103b)之间。也就是说，第二导体层124配置在第二栅介电层122上且延伸覆盖隔离结构101上的保护层102b。此保护层102b可避免其下方的隔离结构101在上述湿式蚀刻工艺期间过度损耗，以进一步地保护其上方的第二导体层124的底面，进而降低多晶硅残留物缺陷的产生。在一些实施例中，保护层102b下方的未被蚀刻的隔离结构可视为另一保护层101b。以下，将隔离结构101的顶面101t上方的隔离结构称为保护层101b，其余的则称为隔离结构101a。如图1e所示，保护层101b、保护层102b以及两者之间的缓冲层103b可构成保护结构105。保护结构105可保护其上方的第二导体层124的底面，进而降低多晶硅残留物缺陷的产生。换言之，本实施例的保护结构105可有效地提升半导体存储元件的可靠度与良率。

另外，由于第一掩膜层104(如图1b所示)自阵列区r1横越边界区r3，并延伸覆盖r2周边区的一部分，因此，边界区r3的隔离结构101基本上被保护层102a所保护住。也就是说，边界区r3的隔离结构101仅经历过第二蚀刻工艺，而未经历过第一蚀刻工艺。因此，边界区r3的隔离结构101不会被过度蚀刻。在此情况下，如图1e所示，边界区r3的隔离结构101的顶面101t实质上为平面，以利于后续所形成的层的沉积。此外，边界区r3的隔离结构101的顶面101t高于周边区r2的基底100的顶面100t(或第二栅介电层122的形成表面)，且高于阵列区r1的基底100的顶面100t’(或第一栅介电层112的形成表面)。

请参照图1e与图1f，在基底100上依序形成介电层132与第三导体层134。介电层132共形地覆盖第一堆叠结构110、隔离结构101以及第二堆叠结构120。在一实施例中，介电层132可例如是由氧化硅/氮化硅/氧化硅所构成的复合层结构，但本发明不以此为限。在一实施例中，第三导体层134的材料包括经掺杂的多晶硅、未经掺杂的多晶硅或其组合。第三导体层134可以是控制栅极；而介电层132可以是第一导体层114(也就是浮置栅极)与第三导体层134(也就是控制栅极)之间的层间介电层。

在一实施例中，第三导体层134的形成包括：全面性地形成第三导体材料；在第三导体材料上依序形成碳材料、氮化物材料以及光致抗蚀剂图案140；以光致抗蚀剂图案140为蚀刻掩膜，移除部分碳材料与部分氮化物材料，以形成由碳层136与氮化物层138所构成的硬掩膜层hm；以硬掩膜层hm为蚀刻掩膜，移除部分第三导体材料，以暴露出介电层132。在此情况下，如图1f所示，第三导体层134覆盖阵列区r1与部分边界区r3，而未覆盖周边区r2。

综上所述，本发明将第一掩膜层与第二掩膜层部分重叠，以于第二导体层与隔离结构之间形成保护层。此保护层可防止下方的隔离结构在蚀刻工艺期间过度损耗，以减少多晶硅残留物缺陷的产生，进而提升半导体存储元件的可靠度与良率。另外，边界区的隔离结构的顶面实质上为平面，其可利于后续所形成的层的沉积，进而增加工艺裕度与良率。

虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。