集成电路的制作方法

本发明是有关于一种具有漏极和源极为对称结构的晶体管以及漏极和源极为不对称结构的晶体管的集成电路，且特别是有关于一种具有低噪声放大电路的集成电路。

背景技术：

金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)常被广泛用于形成各种的数字与模拟电路，包括功率放大器(poweramplifier，pa)和低噪声放大器(lownoiseamplifier，lna)等电路中。一般的mosfet结构，以栅极为中心，漏极和源极为对称结构，因此，在晶体管的操作使用时，漏极和源极所施加的电位是可以互相对调的。为达到应用电压的可靠度需求，mosfet结构中包含有轻掺杂漏极(lightly-dopeddrain，ldd)区、或环状掺杂(haloimplantation)区，以改善热载子效应(hot-carriereffect，hce)。然而，ldd区和halo区的存在会造成寄生电阻(parasiticresistance，rs)值上升或有效的沟道长度(effectivechannellength)上升，而使得lna电路的噪声指数(noisefigure，nf)变差。

技术实现要素：

本发明提供一种集成电路，包括放大电路与逻辑电路，其中的放大电路特别是一种低噪声放大电路，包括具有漏极和源极为不对称结构的晶体管，可以有效降低噪声指数且容易整合于mosfet工艺中。

本发明的集成电路，包括形成于基底上的低噪声放大电路与逻辑电路。低噪声放大电路包括至少一第一晶体管。第一晶体管包括第一井区、第一栅极、第一源极区与第一漏极区。第一栅极形成于第一井区上并耦接信号输入端。第一源极区与第一漏极区分别形成于第一栅极两侧的第一井区中，其中第一源极区耦接参考电压端，且第一源极区的片电阻低于第一漏极区的片电阻。逻辑电路包括至少一第二晶体管，第二晶体管包括第二井区、第二栅极、第二源极区与第二漏极区。第二栅极形成于第二井区上。第二源极区与第二漏极区分别形成于第二栅极两侧的第二井区中，其中第二源极区的片电阻以及第二漏极区的片电阻相等。

本发明的集成电路包括低噪声放大电路与逻辑电路。低噪声放大电路包括至少一第一晶体管。逻辑电路包括至少一第二晶体管。其中第一晶体管的第一源极的片电阻低于第一晶体管的第一漏极的片电阻，第二晶体管的第二源极的片电阻以及第二晶体管的第二漏极的片电阻相等。

本发明的集成电路包括低噪声放大电路与逻辑电路。低噪声放大电路包括至少一第一晶体管。逻辑电路包括至少一第二晶体管。其中第一晶体管的第一源极的片电阻低于第一晶体管的第一漏极的片电阻，第二晶体管的第二源极的片电阻以及第二晶体管的第二漏极的片电阻均等于第一晶体管的第一漏极的片电阻。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是依照本发明的第一实施例的一种集成电路的俯视简图。

图2是图1的集成电路的剖面示意图。

图3是第一实施例的第一晶体管的另一种态样的结构剖面示意图。

图4是第一实施例的第一晶体管的再一种态样的结构剖面示意图。

图5是第一实施例的第一晶体管的又一种态样的结构剖面示意图。

图6是第一实施例的第一晶体管的又一种态样的结构剖面示意图。

图7是第一实施例的第一晶体管的又一种态样的结构剖面示意图。

图8是依照本发明的第二实施例的低噪声放大电路示意图。

图9a是本发明的第一实施例的第一晶体管与第二晶体管在不同的栅极沟道长度l(gatechannellength)和相同偏压条件下的源极至漏极的导通电阻的曲线示意图。

图9b本发明的第一实施例的第一晶体管与第二晶体管在相同的组件尺寸和相同偏压条件下的噪声指数-频率的曲线示意图。

【符号说明】

100：集成电路

102：基底

104：低噪声放大电路

106：逻辑电路

200：第一晶体管

202：第一井区

203：第一栅极氧化物

204：第一栅极

206、306、406、506、606、706：第一源极区

206a、208a、220a、222a、306a、406a、506a、606a、706a：重掺杂区

206b、208b、220b、222b、306b、406b、506b、606b、706b：ldd区

208：第一漏极区

208c、606c：环状掺杂区

210：信号输入端

212：参考电压端

214：第二晶体管

216：第二井区

217：第二栅极氧化物

218：第二栅极

220：第二源极区

222：第二漏极区

224a、224b、224c、224d、524a、524b：间隙壁

800:低噪声放大电路

802、804:被动组件

d：深度

w1、w2：宽度

sigin：模拟信号输入端

sigout：模拟信号输出端

vcc：供电电压端

具体实施方式

以下列举一些实施例并配合所附图式来进行更为详细地说明，但所提供的实施例并非用以限制本发明所涵盖的范围。此外，图式仅以说明为目的，并未依照原尺寸作图。为了方便理解，下述说明中相同的组件将以相同的符号标示来说明。另外，关于文中所使用“包含”、“包括”、“具有”等等用语，均为开放性的用语；也就是指包含但不限于。而且，文中所提到的方向性用语，例如：“上”、“下”等，仅是用以参考图式的方向。因此，使用的方向性用语是用来说明，而并非用来限制本发明。

图1是依照本发明的第一实施例的一种集成电路的俯视简图。图2是图1的集成电路的结构剖面示意图。

请先参照图1所示的简图，其中表示第一实施例的集成电路100包括形成于基底102上的放大电路(如低噪声放大电路104)与逻辑电路106，且其中省略了低噪声放大电路104与逻辑电路106的大部分构件，其详细构造请参照图2的剖面示意图。

请参照图2。第一实施例的集成电路100的低噪声放大电路104包括形成于基底102上的至少一第一晶体管200。图2中以一个第一晶体管200作代表，但是本发明不以此为限。关于基底102的材料并无特别限定。在某些实施例中，基底102可为：硅或锗半导体、或化合物半导体。第一晶体管200则包括第一井区202、第一栅极氧化物203、第一栅极204、第一源极区206与第一漏极区208。第一井区202是形成于基底102内。关于第一井区202的掺杂型态并无特别限定，只要与第一源极区206与第一漏极区208相反即可。在一实施例中，第一井区202的掺杂型态为p型；在另一实施例中，第一井区202的掺杂型态为n型。另外，关于第一井区202的形成位置也可以根据不同设计而有其它变化，并不限定在本实施例；譬如，在另一实施例中，第一井区202可形成于基底102上。

第一栅极204形成于第一井区202上。第一栅极204的材料可列举如掺杂多晶硅、钽(ta)、氮化钽(tan)、碳化钽(tac)、钨(w)等。第一栅极氧化物203形成于第一栅极204与第一井区202之间。在本实施例中，第一栅极204两侧壁设置有间隙壁224a、224b。间隙壁224a、224b的材料并未特别限定，可列举如二氧化硅、氮氧化硅等。低噪声放大电路的第一晶体管200中的第一栅极204会耦接至一信号输入端210，即为模拟信号输入端。

第一源极区206与第一漏极区208分别形成于第一栅极204两侧第一井区202中。第一源极区206包括一重掺杂区206a及一轻掺杂漏极(ldd)区206b。第一漏极区208包括一重掺杂区208a及一ldd区208b。ldd区206b位在第一栅极204与重掺杂区206a之间，而ldd区208b位在第一栅极204与重掺杂区208a之间。在本实施例中，第一源极区206耦接一参考电压端212，相较于第一漏极区208的操作电压，该参考电压端212为一低电压或接地。在图2中，为了使第一晶体管200的第一源极区206的片电阻低于第一漏极区208的片电阻，可调整第一源极区206的重掺杂区206a的掺杂浓度，使其大于第一漏极区208的重掺杂区208a的掺杂浓度。这里所谓的“片电阻”(sheetresistance)，是用欧姆每平方单位来计量的电阻值，亦即不随源极区、漏极区宽度不同而改变。以下说明书中所提到的片电阻意义相同，将不再加以说明。增加第一源极区206的重掺杂区206a的掺杂浓度，可以降低第一源极区206的片电阻及/或有效的沟道长度，达到降低噪声指数(nf)的目的。同时，第一漏极区208的重掺杂区208a的掺杂浓度，低于第一源极区206的重掺杂区206a的掺杂浓度，以维持lna电路的漏极可靠度特性(如崩溃电压和热载子效应)。

请继续参照图2。第一实施例的集成电路100的逻辑电路106包括至少一第二晶体管214。图2中以一个作代表，但是本发明不以此为限。第二晶体管214包括第二井区216、第二栅极氧化物217、第二栅极218、第二源极区220与第二漏极区222。第二井区216形成于基底102内，第一井区202与第二井区216不必为相同的井区，且第二井区216的掺杂型态和第一井区相同。另外，关于第二井区216的形成位置也可以根据不同设计而有其它变化，并不限定在本实施例；譬如，在另一实施例中，第二井区216可形成于基底102上。第二栅极218形成于第二井区216上。第二栅极氧化物217形成于第二栅极218与第二井区216之间。第二栅极218的材料选择可参考第一栅极204，故不再赘述。在本实施例中，第二栅极218两侧壁亦设置有间隙壁224c、224d。间隙壁224c、224d的材料选择可参考间隙壁224a、224b，故不再赘述。第二源极区220与第二漏极区222分别形成于第二栅极218两侧第二井区216中。第二源极区及第二漏极区亦均各自包括一重掺杂区220a、222a及ldd区220b、222b。第二源极区220及第二漏极区222的ldd区220b、222b分别位在第二栅极218与第二源极区220的重掺杂区220a及第二栅极218与第二漏极区222的重掺杂区222a之间。而第二源极区220的掺杂浓度(重掺杂区220a与ldd区220b的掺杂浓度)以及第二漏极区222的掺杂浓度(重掺杂区222a与ldd区222b的掺杂浓度)相同。第二晶体管214的漏极和源极为对称结构，因此，在晶体管的操作使用时，漏极和源极所施加的电位是可以互相对调的。在一实施例中，第二源极区220的掺杂浓度(重掺杂区220a与ldd区220b的掺杂浓度)以及第二漏极区222的掺杂浓度(重掺杂区222a与ldd区222b的掺杂浓度)均等于第一漏极区208的掺杂浓度(重掺杂区208a与ldd区208b的掺杂浓度)，可以保持lna电路的第一晶体管200的漏极特性(如崩溃电压和热载子效应)和逻辑电路106的第二晶体管214相同。所有重掺杂区和轻掺杂区的掺杂型态可为n型或p型。关于掺杂剂(dopant)的种类并无特别限定，掺杂型态若是n型，在硅晶圆中，则可使用如磷(p)、砷(as)或其他适合的n型掺杂剂；依此类推。所有重掺杂区和轻掺杂区的深度则可根据掺杂能量来决定。

除了调整第一源极区206的重掺杂区206a的掺杂浓度大于第一漏极区208的重掺杂区208a的掺杂浓度的手段外，也可选择维持重掺杂区206a与208a于相同掺杂浓度下，利用较高掺杂能量以增加重掺杂区206a掺杂深度的手段，来达成第一源极区206的片电阻低于第一漏极区208的片电阻的效果。以下将针对其他能够达成第一源极区206的片电阻低于第一漏极区208的片电阻的态样进行说明。此外，以下图式使用与图2相同的组件符号来表示相同或类似的组件，故不再赘述。另外，为了简化说明，以下图式均省略绘制图2的第二晶体管214。

图3是第一实施例的第一晶体管的另一种态样的结构剖面示意图。

请参照图3。构成第一源极区306的ldd区306b与重掺杂区306a与图2的差异在于：ldd区306b的掺杂浓度大于ldd区208b的掺杂浓度。藉此来达到第一源极区306的片电阻低于第一漏极区208的片电阻的结果。在一实施例中，ldd区306b的掺杂浓度与ldd区208b的掺杂浓度的差异在10倍以下。另外，第一源极区306的重掺杂区306a可与第一漏极区208的重掺杂区208a具有相同的掺杂浓度，以简化制作流程，让重掺杂区306a和208a采用同一道掺杂工艺完成。然而，本发明并不限于此，重掺杂区306a的掺杂浓度也可以大于或小于重掺杂区208a的掺杂浓度，但藉由将ldd区306b的掺杂浓度调整为大于ldd区208b的掺杂浓度，来达到第一源极区306的片电阻低于第一漏极区208的片电阻的结果。

图4是第一实施例的第一晶体管的再一种态样的结构剖面示意图。

请参照图4。在本态样中，构成第一源极区406的ldd区406b与重掺杂区406a与图2的差异在于：ldd区406b的掺杂深度d比ldd区208b的掺杂深度深。藉由加深第一源极区406的ldd区406b的掺杂深度d，来达到第一源极区406的片电阻低于第一漏极区208的片电阻的结果。在一实施例中，第一源极区406的ldd区406b的深度d与第一漏极区208的ldd区208b的深度的差异在20％以下。至于第一源极区406的重掺杂区406a可与图3的重掺杂区306a一样根据需求做调整。

图5是第一实施例的第一晶体管的又一种态样的结构剖面示意图。

请参照图5，其中显示第一栅极204靠近第一源极区506的间隙壁524a的宽度w2小于另一侧的间隙壁524b的宽度w1。由于间隙壁的宽度决定其对应侧的ldd区在间隙壁下方的宽度，所以在本态样中，ldd区506b在间隙壁下方的宽度比ldd区208b在间隙壁下方的宽度小。第一源极区506的重掺杂区506a比第一漏极区208的重掺杂区208a更接近第一栅极204，并藉此使第一源极区506的片电阻相对低于第一漏极区208的片电阻。在此态样的情况下，可以不调整第一源极区506的ldd区506b和重掺杂区506a的掺杂浓度。换句话说，ldd区506b的掺杂浓度和深度可以等于ldd区208b的掺杂浓度和深度，重掺杂区506a和208a的掺杂浓度和深度也相等。然而本发明并不限于此，只要第一源极区506的片电阻相对低于第一漏极区208的片电阻，第一源极区506的ldd区506b和重掺杂区506a的掺杂浓度和深度也可以大于或小于第一漏极区208的ldd区208b和重掺杂区208a的掺杂浓度和深度。

图6是第一实施例的第一晶体管的又一种态样的结构剖面示意图。

请参照图6，本样态的第一源极区606除了重掺杂区606a与ldd区606b，还具有一环状掺杂(haloimplantation)区606c环绕于ldd区606b周缘；第一漏极区208也一样另外包括一环绕于ldd区208b周缘的环状掺杂区208c。环状掺杂区606c、208c的掺杂类型通常不同于ldd区606b、208b的掺杂类型，若是ldd区606b、208b为n型，环状掺杂区606c、208c可采用如硼(b)、镓(ga)、铟(in)或其他适合的p型掺杂剂；依此类推。通常，环状掺杂区是被设计来改善崩溃电压和热载子效应。图6显示的ldd区606b可具有较高的掺杂浓度，所以利用环状掺杂区606c来防止ldd区606b往沟道扩散太深，以免影响沟道长度。

另外，藉由环状掺杂区606c、208c的浓度与深度(包含纵向与横向)可达到第一源极区606的片电阻低于第一漏极区208的片电阻的结果。举例来说，若是第一源极区606的ldd区606b的掺杂浓度等于第一漏极区208的ldd区208b的掺杂浓度，则可藉由设计第一源极区606的环状掺杂区606c的掺杂浓度低于第一漏极区208的环状掺杂区208c的掺杂浓度，来降低第一源极区606的片电阻。在另一态样中，若是第一源极区606的ldd区606b的掺杂浓度等于第一漏极区208的ldd区208b的掺杂浓度，则可藉由设计第一源极区606的环状掺杂区606c的深度大于第一漏极区208的环状掺杂区208c的深度，达到相同的功效。

图7是第一实施例的第一晶体管的又一种态样的结构剖面示意图。

请参照图7。构成第一源极区706的ldd区706b与重掺杂区706a基本上与图3的ldd区306b与重掺杂区306a相同，差异是在本态样中的第一漏极区208还包括环绕ldd区208b周缘的一环状掺杂区208c，以维持漏极端的可靠度需求；但移除了第一源极区706的环状掺杂区。环状掺杂区208c的掺杂类型可参照图6的说明，故不再赘述。由于环状掺杂区208c只存在于第一漏极区208，所以能达到第一源极区706的片电阻低于第一漏极区208的片电阻的结果。

传统集成电路的lna电路和逻辑电路使用相同的晶体管，晶体管的漏极和源极为对称结构，因此，在晶体管的操作使用时，漏极和源极所施加的电位是可以互相对调的。本发明的不对称结构，藉由改变lna电路的第一晶体管的源极区设计，包括重掺杂区/轻掺杂区的掺杂浓度/深度，环状掺杂区的掺杂浓度/深度，或间隙壁宽度，降低第一源极区的片电阻及/或有效的沟道长度，达到降低噪声指数(nf)的目的。同时，维持lna电路的漏极可靠度特性。

图8是依照本发明的第二实施例的一种集成电路中的低噪声放大电路示意图。

请参照图8。集成电路中的低噪声放大电路800可包括一个第一晶体管。第二实施例的第一晶体管可完全参考第一实施例的各种样态，将不再加以说明。在低噪声放大电路800中，第一晶体管的第一栅极耦接至模拟信号输入端sigin。第一晶体管的第一源极耦接参考电压端，相较于第一漏极的操作电压，该参考电压端为一低电压或接地，另可设有一个被动组件804(如退化电感)，耦接于第一晶体管的第一源极以及参考电压端之间。第一晶体管的第一漏极则耦接至提供电源的供电电压端vcc，与模拟信号输出端sigout。其中，第一晶体管的第一漏极和vcc之间也可耦接另一被动组件802(如choke电感)。

图9a是本发明的第一实施例的第一晶体管与第二晶体管在不同的栅极沟道长度l(gatechannellength)，相同偏压和相同栅极宽度(gatewidth)条件下的源极至漏极的导通电阻的曲线示意图。

在图9a中，藉由量测本发明中第一晶体管的源极-沟道-漏极在非对称设计下的导通电阻值(rch+rs1+rd1；这里，rs1<rd1)与第二晶体管的源极-沟道-漏极在对称掺杂浓度下的电阻值(rch+rs2+rd2＝rch+2×rd2；这里，)，可知，本发明中第一晶体管具有较小的导通电阻。图9a中，当沟道长度l为0，其导通电阻值代表第一晶体管的导通电阻值为rs1+rd1；第二晶体管的导通电阻值为2×rd2。

图9b是本发明的第一实施例的第一晶体管与第二晶体管的噪声指数-频率的曲线示意图。本发明中第一晶体管的源极与漏极不对称掺杂浓度设计，使第一晶体管的第一源极的片电阻低于第一晶体管的第一漏极的片电阻，因此可以在不变更原有逻辑电路工艺以及维持lna电路的原有漏极特性(如崩溃电压和热载子效应)之下，达到改善噪声指数的目的。从图9b可得到，相较于传统对称的第二晶体管，本发明中第一晶体管可以在相同的频率下具有较低的噪声指数。

综上所述，本发明仅需藉由简单的工艺手段，透过现有mosfet工艺技术(例如：基底互补式金属氧化物半导体(bulkcomplementarymetal-oxide-semiconductor，bulkcmos)工艺技术、绝缘层上硅(silicononinsulator，soi)工艺技术、鳍式场效晶体管(finfield-effecttransistor，finfet)工艺技术、结型场效晶体管(junctionfield-effecttransistor，jfet)工艺技术或是高电子迁移率晶体管(highelectronmobilitytransistor，hemt)工艺技术)，使第一晶体管的第一源极的片电阻低于第一晶体管的第一漏极的片电阻，可以在一般mosfet工艺，不改变栅极沟道长度与维持mosfet原有漏极可靠度特性的情况下，兼顾漏极区的耐崩溃电压和改善热载子效应特点，此外，还能够更进一步应用于低噪声放大器等装置中，降低噪声指数，但本发明优点不仅以此为限。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当以权利要求所界定者为准。