半导体器件的制作方法

本发明构思的实施方式涉及一种半导体器件，更具体地，涉及一种包括场效应晶体管的半导体器件及其制造方法。

背景技术：

半导体器件可以包括包含金属氧化物半导体场效应晶体管(mosfet)的集成电路。随着半导体器件的尺寸和设计规则减小，mosfet已经按比例缩小。半导体器件的操作特性可能由于mosfet的尺寸减小而变差。因此，研究了在克服高集成度的限制的同时具有优异的性能的半导体器件的各种形成方法。

技术实现要素：

本发明构思的实施方式可以提供具有改善的电特性的半导体器件。

在一些实施方式中，半导体器件可以包括：衬底，其包括第一有源区和第二有源区；第一有源图案和第二有源图案，分别在第一有源区和第二有源区上；一对第一源极/漏极图案和在所述一对第一源极/漏极图案之间的第一沟道图案，其中所述一对第一源极/漏极图案在第一有源图案的上部中；一对第二源极/漏极图案和在所述一对第二源极/漏极图案之间的第二沟道图案，其中所述一对第二源极/漏极图案在第二有源图案的上部中；以及第一栅电极和第二栅电极，分别与第一沟道图案和第二沟道图案交叉。第一栅电极和第二栅电极中的每个可以包括与第一和第二沟道图案中的对应一个相邻的第一金属图案。第一和第二沟道图案可以包括硅锗(sige)。第二沟道图案的锗(ge)的浓度可以高于第一沟道图案的锗(ge)的浓度，第二栅电极的第一金属图案的厚度可以大于第一栅电极的第一金属图案的厚度。

在一些实施方式中，半导体器件可以包括：衬底，其包括第一有源区和第二有源区；第一有源图案和第二有源图案，分别在第一有源区和第二有源区上；一对第一源极/漏极图案和在所述一对第一源极/漏极图案之间的第一沟道图案，其中一对第一源极/漏极图案和第一沟道图案在第一有源图案的上部中；一对第二源极/漏极图案和在所述一对第二源极/漏极图案之间的第二沟道图案，其中一对第二源极/漏极图案和第二沟道图案在第二有源图案的上部中；第一和第二栅电极，分别与第一和第二沟道图案交叉；第一栅极电介质图案，在第一栅电极和第一沟道图案之间；以及第二栅极电介质图案，在第二栅电极和第二沟道图案之间。第一沟道图案的锗(ge)的浓度可以不同于第二沟道图案的锗(ge)的浓度，第一栅极电介质图案可以包括镧(la)或铝(al)。

在一些实施方式中，半导体器件可以包括：衬底，其包括在第一方向上彼此间隔开的p型金属氧化物半导体场效应晶体管(pmosfet)区和n型金属氧化物半导体场效应晶体管(nmosfet)区；第一有源图案和第二有源图案，分别在pmosfet区和nmosfet区上；第一和第二有源图案，在与第一方向交叉的第二方向上延伸；在衬底上的器件隔离层，该器件隔离层在第一和第二有源图案中的每个的下部的侧壁之上延伸，第一和第二有源图案具有从器件隔离层的顶表面向上突出的上部并且第一有源图案的上部包括半导体图案；在第一有源图案的上部中的一对第一源极/漏极图案；在第二有源图案的上部中的一对第二源极/漏极；栅电极，与第一和第二有源图案交叉并在第一方向上延伸；栅极电介质图案，在栅电极与第一和第二有源图案之间；有源接触，电连接到第一和第二源极/漏极图案；以及互连线，在有源接触上并电连接到有源接触和栅电极。第一有源图案的半导体图案可以包括硅锗(sige)。第一有源图案的半导体图案还可以包括作为杂质的氮(n)。半导体图案中锗(ge)的浓度可以从半导体图案的顶表面向半导体图案的底表面增加。半导体图案中的氮(n)的浓度可以从半导体图案的顶表面向半导体图案的底表面减小。

附图说明

鉴于附图和伴随的详细描述，本发明构思将变得更加明显。

图1是示出根据本发明构思的一些实施方式的半导体器件的平面图。

图2a、图2b、图2c和图2d分别是沿图1的线a-a'、b-b'、c-c'和d-d'截取的截面图。

图3是图2a的第一有源区的放大截面图。

图4、图6、图8、图10、图12、图14和图16是示出根据本发明构思的一些实施方式的制造半导体器件的方法的平面图。

图5a、图7a、图9a、图11a、图13a、图15a和图17a分别是沿图4、图6、图8、图10、图12、图14和图16的线a-a'截取的截面图。

图5b、图7b、图9b、图11b、图13b、图15b和图17b分别是沿图4、图6、图8、图10、图12、图14和图16的线b-b'截取的截面图。

图15c和图17c分别是沿图14和图16的线c-c'截取的截面图。

图15d和图17d分别是沿图14和图16的线d-d'截取的截面图。

图18和图19是沿图1的线a-a'截取的截面图，以示出根据本发明构思的一些实施方式的半导体器件。

图20a、图20b和图20c分别是沿图1的线a-a'、c-c'和d-d'截取的截面图，以示出根据本发明的一些实施方式的半导体器件。

具体实施方式

图1是示出根据本发明构思的一些实施方式的半导体器件的平面图。图2a、图2b、图2c和图2d分别是沿图1的线a-a'、b-b'、c-c'和d-d'截取的截面图。图3是图2a的第一有源区的放大截面图。

参考图1和图2a至图2d，可以提供包括pmosfet区pr和nmosfet区nr的衬底100。衬底100可以是包括硅、锗或硅锗的半导体衬底，或者可以是化合物半导体衬底。在一些实施方式中，衬底100可以是硅衬底。

在一些实施方式中，pmosfet区pr和nmosfet区nr可以被包括在逻辑单元区中，构成半导体器件的逻辑电路的逻辑晶体管设置在该逻辑单元区上。例如，构成逻辑电路的逻辑晶体管可以设置在衬底100的逻辑单元区上。逻辑晶体管中的一些可以设置在pmosfet区pr和/或nmosfet区nr上。

pmosfet区pr和nmosfet区nr可以由形成在衬底100的上部中的第二沟槽tr2限定。第二沟槽tr2可以设置在pmosfet区pr和nmosfet区nr之间。pmosfet区pr和nmosfet区nr可以在第一方向d1上彼此间隔开并且第二沟槽tr2插设在其间。pmosfet区pr和nmosfet区nr中的每个可以在与第一方向d1交叉的第二方向d2上延伸。第一方向d1可以垂直于第二方向d2。

pmosfet区pr可以包括第一有源区pr1、第二有源区pr2和第三有源区pr3。第一至第三有源区pr1、pr2和pr3可以在第二方向d2上彼此间隔开。第一有源区pr1上的pmos晶体管的阈值电压的绝对值可以高于第二有源区pr2上的pmos晶体管的阈值电压的绝对值。第二有源区pr2上的pmos晶体管的阈值电压的绝对值可以高于第三有源区pr3上的pmos晶体管的阈值电压的绝对值。

第一有源图案ap1可以提供在pmosfet区pr上，第二有源图案ap2可以提供在nmosfet区nr上。第一和第二有源图案ap1和ap2可以在第二方向d2上延伸。第一和第二有源图案ap1和ap2可以是衬底100的垂直突出的部分。第一沟槽tr1可以被限定在彼此相邻的第一有源图案ap1之间以及彼此相邻的第二有源图案ap2之间。第一沟槽tr1可以比第二沟槽tr2浅。

器件隔离层st可以填充第一沟槽tr1和第二沟槽tr2。例如，器件隔离层st可以包括硅氧化物层。第一和第二有源图案ap1和ap2的上部可以从器件隔离层st垂直地突出(见图2c)。第一和第二有源图案ap1和ap2的上部的每个可以具有鳍形。器件隔离层st可以不覆盖第一和第二有源图案ap1和ap2的上部或不在第一和第二有源图案ap1和ap2的上部之上延伸。器件隔离层st可以覆盖、重叠第一和第二有源图案ap1和ap2的下部的侧壁或在第一和第二有源图案ap1和ap2的下部的侧壁之上延伸。

第一有源区pr1的第一有源图案ap1的上部可以包括第一半导体图案sp1。第二有源区pr2的第一有源图案ap1的上部可以包括第二半导体图案sp2。第三有源区pr3的第一有源图案ap1的上部可以包括第三半导体图案sp3。第一至第三半导体图案sp1、sp2和sp3中的每个可以包括硅锗(sige)。第一至第三半导体图案sp1、sp2和sp3中的每个可以用作稍后将描述的第一沟道图案ch1。换言之，根据本发明构思的一些实施方式的pmos晶体管可以具有由硅锗(sige)形成的沟道。

将参考图3主要详细描述第一半导体图案sp1。第一半导体图案sp1还可以包括氮(n)作为杂质。氮(n)可以在形成第一半导体图案sp1的工艺中扩散到第一半导体图案sp1中。

氮(n)的浓度可以从第一半导体图案sp1的顶表面sp1t到第一半导体图案sp1的底表面sp1b逐渐减小。在第一半导体图案sp1的顶表面sp1t处的氮(n)的浓度可以在从6原子百分比(at％)至8at％的范围，并且在第一半导体图案sp1的底表面sp1b处的氮(n)的浓度可以是1at％。随着从顶表面sp1t朝底表面sp1b的距离增加，氮(n)的浓度可以从7at％减小到1at％。

第一半导体图案sp1中的锗(ge)的浓度可以从第一半导体图案sp1的顶表面sp1t到第一半导体图案sp1的底表面sp1b逐渐增加。第一半导体图案sp1的顶表面sp1t处的锗(ge)的浓度可以在从5at％至15at％的范围，第一半导体图案sp1的底表面sp1b处的锗(ge)的浓度可以是大约30at％。例如，随着从顶表面sp1t朝底表面sp1b的距离增加，锗(ge)的浓度可以从10at％增加到30at％。

再次参考图1和图2a至图2d，第一至第三半导体图案sp1、sp2和sp3的氮(n)的浓度可以彼此不同。在此，氮(n)的浓度可以是在第一至第三半导体图案sp1、sp2和sp3中的每个的顶表面(例如，图3的sp1t)处测量的浓度。

像第一半导体图案sp1一样，第二半导体图案sp2中的氮(n)的浓度可以从其顶表面到其底表面逐渐减小。第二半导体图案sp2的顶表面处的氮(n)的浓度可以在从3at％至6at％的范围，第二半导体图案sp2的底表面处的氮(n)的浓度可以是1at％。

像第一半导体图案sp1一样，第三半导体图案sp3中的氮(n)的浓度可以从其顶表面到其底表面逐渐减小。第三半导体图案sp3的顶表面处的氮(n)的浓度可以在从0at％至4at％的范围。例如，第三半导体图案sp3可以不包括氮(n)。

第一至第三半导体图案sp1、sp2和sp3的锗(ge)的浓度可以彼此不同。在此，锗(ge)的浓度可以是在第一至第三半导体图案sp1、sp2和sp3中的每个的顶表面(例如，图3的sp1t)处测量的浓度。第一半导体图案sp1的锗(ge)的浓度可以低于第二半导体图案sp2的锗(ge)的浓度。第二半导体图案sp2的锗(ge)的浓度可以低于第三半导体图案sp3的锗(ge)的浓度，例如，第一半导体图案sp1的锗(ge)的浓度可以在从5at％至15at％的范围。第二半导体图案sp2的锗(ge)浓度可以在从10at％至20at％的范围。第三半导体图案sp3的锗(ge)的浓度可以在从20at％至30at％的范围。

第一至第三半导体图案sp1、sp2和sp3可以提供在第一有源图案ap1的上部中。第一至第三半导体图案sp1、sp2和sp3可以不提供在第二有源图案ap2的上部中。因此，第二有源图案ap2的上部可以包括硅(si)。

第一源极/漏极图案sd1可以提供在第一有源图案ap1的上部中。第一源极/漏极图案sd1可以是具有第一导电类型(例如，p型)的掺杂剂区域。第一沟道图案ch1可以设置在一对第一源极/漏极图案sd1之间。第一至第三半导体图案sp1、sp2和sp3中的每个的底表面可以低于第一源极/漏极图案sd1中的每个的底表面。在一些实施方式中，例如图2d，在第一方向d1上相邻的第一源极/漏极图案sd1可以合并在一起。

第二源极/漏极图案sd2可以提供在第二有源图案ap2的上部中。第二源极/漏极图案sd2可以是具有第二导电类型(例如，n型)的掺杂剂区域。第二沟道图案ch2可以设置在一对第二源极/漏极图案sd2之间。在一些实施方式中，诸如图2d，在第一方向d1上相邻的第二源极/漏极图案sd2可以合并在一起。

第一源极/漏极图案sd1和第二源极/漏极图案sd2可以包括通过选择性外延生长(seg)工艺形成的外延图案。在一些实施方式中，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每个的顶表面可以设置在与第一和第二沟道图案ch1和ch2中的每个的顶表面基本相同的高度处。

第一源极/漏极图案sd1可以包括其晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，sige)。因此，第一源极/漏极图案sd1可以向第一沟道图案ch1提供压缩应力。第二源极/漏极图案sd2可以包括与衬底100相同的半导体元素(例如，硅)。

栅电极ge可以在第一方向d1上延伸以与第一和第二有源图案ap1和ap2交叉。栅电极ge可以在第二方向d2上彼此间隔开。栅电极ge可以与第一和第二沟道图案ch1和ch2在第三方向d3上垂直地重叠。

再次参考图2c，栅电极ge可以提供在第一沟道图案ch1的第一顶表面ts1以及第一沟道图案ch1的至少一个第一侧壁sw1上。栅电极ge可以提供在第二沟道图案ch2的第二顶表面ts2以及第二沟道图案ch2的至少一个第二侧壁sw2上。换言之，根据一些实施方式的晶体管可以是三维(3d)场效应晶体管(例如，finfet)，其中栅电极ge三维地围绕沟道ch1和ch2。

再次参考图1和图2a至图2d，一对栅极间隔物gs可以分别设置在每个栅电极ge的两个侧壁上。栅极间隔物gs可以沿着栅电极ge在第一方向d1上延伸。栅极间隔物gs的顶表面可以高于栅电极ge的顶表面。栅极间隔物gs的顶表面可以与稍后将描述的第一层间绝缘层110的顶表面共面。栅极间隔物gs可以包括sicn、sicon和sin中的至少一种。在某些实施方式中，每个栅极间隔物gs可以具有由sicn、sicon和sin中的至少两种形成的多层结构。

栅极覆盖图案gp可以提供在每个栅电极ge上。栅极覆盖图案gp可以沿着栅电极ge在第一方向dl上延伸。栅极覆盖图案gp可以包括相对于稍后将描述的第一和第二层间绝缘层110和120具有蚀刻选择性的材料。例如，栅极覆盖图案gp可以包括sion、sicn、sicon和sin中的至少一种。

栅极电介质图案gi可以设置在栅电极ge和第一有源图案ap1之间以及在栅电极ge和第二有源图案ap2之间。栅极电介质图案gi可以沿着在其上的栅电极ge的底表面延伸。例如，栅极电介质图案gi可以覆盖第一沟道图案ch1的顶表面和两个侧壁。栅极电介质图案gi可以覆盖第二沟道图案ch2的顶表面和两个侧壁。栅极电介质图案gi可以覆盖栅电极ge下方的器件隔离层st的顶表面(见图2c)。

在一些实施方式中，栅极电介质图案gi可以包括其介电常数高于硅氧化物的介电常数的高k电介质材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、铪锆氧化物、铪钽氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铌酸铅锌中的至少一种。

在一些实施方式中，栅极电介质图案gi可以包括铁电材料。包括铁电材料的栅极电介质图案gi可以用作负电容器。当电荷的变化导致跨过该材料的净电压在相反的方向上变化时，产生负电容。换言之，电压的降低导致电荷的增加。例如，当外部电压施加于铁电材料时，通过偶极子在铁电材料中的移动，可产生由从初始极性状态到另一状态的相变导致的负电容效应。在这种情况下，可以增大实施方式中的包括铁电材料的晶体管的总电容，因此可以改善晶体管的亚阈值摆动特性，并且可以降低晶体管的操作电压。

栅极电介质图案gi的铁电材料可包括掺有(或包含)锆(zr)、硅(si)、铝(al)和镧(la)中的至少一种的铪氧化物。由于以预定比例掺有锆(zr)、硅(si)、铝(al)和镧(la)中的至少一种，铁电材料的至少一部分可以具有正交晶体结构。当铁电材料的至少一部分具有正交晶体结构时，可产生负电容效应。铁电材料中具有正交晶体结构的部分的体积比可以在从10％至50％的范围。

当铁电材料包括掺锆的铪氧化物(zrhfo)时，zr原子与zr原子和hf原子之和的比(zr/(hf+zr))可以在从45at％至55at％的范围。当铁电材料包括掺硅的铪氧化物(sihfo)时，si原子与si原子和hf原子之和的比(si/(hf+si))可以在从4at％至6at％的范围。当铁电材料包括掺铝的铪氧化物(alhfo)时，al原子与al原子和hf原子之和的比(al/(hf+al))可以在从5at％至10at％的范围。当铁电材料包括掺镧的铪氧化物(lahfo)时，la原子与la原子和hf原子之和的比(la/(hf+la))可以在从5at％至10at％的范围。

每个栅电极ge可以包括第一金属图案wf1、第二金属图案wf2和电极图案el。第一金属图案wf1可以提供在栅极电介质图案gi上。例如，栅极电介质图案gi可以设置在第一金属图案wf1和第一沟道图案ch1之间。

可以对栅极电介质图案gi和第一金属图案wf1进行倒角(即在直角边缘或拐角处切除以形成对称的倾斜边缘)，因此其上部可以低于栅电极ge的最上表面get。例如，第一金属图案wf1可以具有凹陷的顶表面rst，并且凹陷的顶表面rst可以低于栅电极ge的最上表面get。

第一金属图案wf1可以包括具有相对高的功函数的金属氮化物。功函数是使自由电子从金属表面逸出所需的最小能量。如果材料具有高的功函数，则可需要大量的能量以使电子从金属表面逸出。第一金属图案wf1可以包括p型功函数金属。例如，第一金属图案wf1可以包括钛氮化物(tin)、钽氮化物(tan)、钛氮氧化物(tion)、钛硅氮化物(tisin)、钛铝氮化物(tialn)、钨碳氮化物(wcn)和/或钼氮化物(mon)。

第二金属图案wf2可以提供在第一金属图案wf1上。第二金属图案wf2可以覆盖第一金属图案wf1的凹陷的顶表面rst或在第一金属图案wf1的凹陷的顶表面rst之上延伸。第二金属图案wf2可以包括具有相对低的功函数的金属碳化物。换言之，第二金属图案wf2可以包括n型功函数金属。第二金属图案wf2可以包括掺有(或包含)硅和/或铝的金属碳化物。例如，第二金属图案wf2可以包括掺铝的钛碳化物(tialc)、掺铝的钽碳化物(taalc)、掺铝的钒碳化物(valc)、掺硅的钛碳化物(tisic)和/或掺硅的钽碳化物(tasic)。对于其他示例，第二金属图案wf2可以包括掺有铝和硅的钛碳化物(tialsic)或掺有铝和硅的钽碳化物(taalsic)。对于又一示例，第二金属图案wf2可以包括掺铝的钛(tial)。

在第二金属图案wf2中，可以通过调节对应于掺杂剂的硅或铝的掺杂浓度来调节第二金属图案wf2的功函数。例如，第二金属图案wf2中的掺杂剂(例如，硅或铝)的浓度可以在从0.1at％至25at％的范围。

电极图案el可以提供在第二金属图案wf2上。电极图案el的电阻可以低于第一金属图案wf1和第二金属图案wf2的各自的电阻。例如，电极图案el可以包括低电阻金属，包括铝(al)、钨(w)、钛(ti)和钽(ta)中的至少一种。

根据本发明构思的一些实施方式，第一和第二金属图案wf1和wf2可以与第一沟道图案ch1相邻。第一和第二金属图案wf1和wf2可以用作功函数金属，用于调节pmos晶体管的阈值电压。换言之，可以通过调节第一金属图案wf1和第二金属图案wf2中的每个的厚度和/或成分来获得期望的阈值电压。

第二有源区pr2上的第一金属图案wf1的厚度可以大于第一有源区pr1上的第一金属图案wf1的厚度。第三有源区pr3上的第一金属图案wf1的厚度可以大于第二有源区pr2上的第一金属图案wf1的厚度。如本文所讨论的，第一金属图案wf1的厚度可以是第一金属图案wf1的与栅极间隔物gs相邻的上部在第二方向d2上的宽度。

第一金属图案wf1的厚度可以从第一有源区pr1到第三有源区pr3顺序地增大。换言之，栅电极ge的有效功函数(ewf)可以从第一有源区pr1到第三有源区pr3顺序地增大。因此，pmos晶体管的阈值电压的绝对值可以从第一有源区pr1到第三有源区pr3顺序地减小。

另外，栅电极ge的有效功函数还可以通过第一至第三半导体图案sp1、sp2和sp3的锗(ge)的浓度来调节。随着半导体图案sp1、sp2和sp3的锗(ge)的浓度增大，栅电极ge的有效功函数可以增大。由于第一至第三半导体图案sp1、sp2和sp3的锗(ge)的浓度按列出的顺序增大，因此栅电极ge的有效功函数可以从第一有源区pr1到第三有源区pr3顺序地增大。因此，pmos晶体管的阈值电压的绝对值可以从第一有源区pr1到第三有源区pr3顺序地减小。

详细地，第三有源区pr3的第三半导体图案sp3的锗(ge)的浓度可以大于第一有源区pr1的第一半导体图案sp1的锗(ge)的浓度。另外，第三有源区pr3上的第一金属图案wf1的厚度可以大于第一有源区pr1上的第一金属图案wf1的厚度。通过第三有源区pr3上的第一金属图案wf1的厚度和第三半导体图案sp3的锗(ge)的浓度的共同作用可以相对地增大第三有源区pr3上的栅电极ge的有效功函数。通过第一有源区pr1上的第一金属图案wf1的厚度和第一半导体图案sp1的锗(ge)的浓度的共同作用可以相对地减小第一有源区pr1上的栅电极ge的有效功函数。结果，第三有源区pr3上的pmos晶体管的阈值电压的绝对值可以远低于第一有源区pr1上的pmos晶体管的阈值电压的绝对值。

第一层间绝缘层110可以提供在衬底100上。第一层间绝缘层110可以覆盖栅极间隔物gs以及第一和第二源极/漏极图案sdl和sd2或在栅极间隔物gs以及第一和第二源极/漏极图案sdl和sd2之上延伸。第一层间绝缘层110的顶表面可以与栅极覆盖图案gp的顶表面和栅极间隔物gs的顶表面基本共面。第二层间绝缘层120可以设置在第一层间绝缘层110和栅极覆盖图案gp上。例如，第一层间绝缘层110和第二层间绝缘层120中的每个可以包括硅氧化物层。

有源接触ac可以穿透第二层间绝缘层120和第一层间绝缘层110，从而电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。每个有源接触ac可以提供在一对栅电极ge之间。

有源接触ac可以是自对准接触。换言之，有源接触ac可以使用栅极覆盖图案gp和栅极间隔物gs形成为自对准的。例如，有源接触ac可以覆盖、重叠栅极间隔物gs的侧壁的至少一部分或者在栅极间隔物gs的侧壁的至少一部分之上延伸。虽然在附图中未示出，但有源接触ac也可以覆盖栅极覆盖图案gp的顶表面的一部分或者在栅极覆盖图案gp的顶表面的一部分之上延伸。

硅化物图案sc可以分别设置在有源接触ac和第一源极/漏极图案sd1之间以及在有源接触ac和第二源极/漏极图案sd2之间。有源接触ac可以通过硅化物图案sc电连接到源极/漏极图案sd1或sd2。硅化物图案sc可以包括金属硅化物，并且可以包括例如钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物中的至少一种。

有源接触ac可以包括导电图案fm和围绕导电图案fm的阻挡图案bm。例如，导电图案fm可以包括铝、铜、钨、钼和钴中的至少一种金属。阻挡图案bm可以覆盖导电图案fm的底表面和侧壁。阻挡图案bm可以包括金属层/金属氮化物层。金属层可以包括钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括钛氮化物(tin)层、钽氮化物(tan)层、钨氮化物(wn)层、镍氮化物(nin)层、钴氮化物(con)层和铂氮化物(ptn)层中的至少一种。

第三层间绝缘层130可以提供在第二层间绝缘层120上。第一金属层可以提供在第三层间绝缘层130中。第一金属层可以包括第一互连线m1、第一通路v1和第二通路v2。第一和第二通路v1和v2可以提供在第一互连线m1下方。

第一互连线m1可以在第二方向d2上彼此平行地延伸。第一互连线m1可以在第一方向dl上布置。第一通路v1可以设置在有源接触ac与第一互连线m1中的对应一条之间，以将有源接触ac电连接到第一互连线m1中的所述对应一条。第二通路v2可以设置在栅电极ge与第一互连线m1中的对应一条之间以将栅电极ge电连接到第一互连线m1中的所述对应一条。

例如，第一互连线m1和设置在其下方的第一通路v1或第二通路v2可以彼此连接以构成单个整体导电结构。换言之，第一互连线m1与第一通路v1或第二通路v2可以一起形成。第一互连线m1与第一通路v1或第二通路v2可以通过使用双镶嵌工艺形成为单个整体导电结构。虽然在图中未示出，但堆叠金属层可以额外地设置在第三层间绝缘层130上。

图4、图6、图8、图10、图12、图14和图16是示出根据本发明构思的一些实施方式的制造半导体器件的方法的平面图。图5a、图7a、图9a、图11a、图13a、图15a和图17a分别是沿图4、图6、图8、图10、图12、图14和图16的线a-a'截取的截面图。图5b、图7b、图9b、图11b、图13b、图15b和图17b分别是沿图4、图6、图8、图10、图12、图14和图16的线b-b'截取的截面图。图15c和图17c分别是沿图14和图16的线c-c'截取的截面图。图15d和图17d分别是沿图14和图16的线d-d'截取的截面图。

参考图4、图5a和图5b，可以提供包括pmosfet区pr和nmosfet区nr的衬底100。可以在衬底100的pmosfet区pr上形成半导体层sl。半导体层sl的形成可以包括在衬底100的pmosfet区pr上形成沟槽，以及在pmosfet区pr上执行选择性外延生长(seg)工艺以形成填充沟槽的半导体层sl。半导体层sl可以不形成在nmosfet区nr上。

半导体层sl可以包括硅锗(sige)。半导体层sl的锗(ge)的浓度可以在从20at％至30at％的范围。

参考图6、图7a和图7b，可以在nmosfet区nr和pmosfet区pr的第三有源区pr3上形成第一掩模层ml1。第一掩模层ml1可以暴露pmosfet区pr的第一和第二有源区pr1和pr2。

可以对通过第一掩模层ml1暴露的第一和第二有源区pr1和pr2进行第一等离子体处理pa1。第一等离子体处理pa1可以包括使用氢等离子体的退火工艺。可以将氢等离子体提供到第一有源区pr1和第二有源区pr2上的半导体层sl上，即提供到暴露的半导体层sl上。此时，形成在暴露的半导体层sl上的自然氧化物层(例如，锗氧化物(geo)层)可以通过氢等离子体处理而挥发，因此可以被去除。换言之，可以在第一等离子体处理pa1期间选择性地去除半导体层sl的暴露表面的锗(ge)。虽然在图中未示出，但通过去除半导体层sl的暴露表面的锗(ge)，可以在半导体层sl的暴露表面上形成富硅层。

由于第一等离子体处理pa1，与第三有源区pr3上的半导体层sl的锗(ge)的浓度相比，第一和第二有源区pr1和pr2上的半导体层sl的锗(ge)的浓度可以减小。例如，在第一等离子体处理pa1期间，半导体层sl的暴露表面的锗(ge)的浓度可以减小约5at％。通过第一等离子体处理pa1，暴露的半导体层sl中的锗(ge)可以具有浓度梯度(见图3)。

在第一等离子体处理pa1中，氮(n)可以扩散到暴露的半导体层sl中。氮(n)可以从用于进行第一等离子体处理pa1的设备内部的涂层材料产生。由于氮(n)扩散到暴露的半导体层sl中，因此暴露的半导体层sl中的氮(n)可以具有浓度梯度(见图3)。

参考图8、图9a和图9b，可以去除第一掩模层ml1。可以在nmosfet区nr以及pmosfet区pr的第二和第三有源区pr2和pr3上形成第二掩模层ml2。第二掩模层ml2可以暴露pmosfet区pr的第一有源区pr1。

可以对通过第二掩模层ml2暴露的第一有源区pr1进行第二等离子体处理pa2。第二等离子体处理pa2可以包括使用氢等离子体的退火工艺。第二等离子体处理pa2可以与上述第一等离子体处理pa1基本相同。

由于第二等离子体处理pa2，与第二有源区pr2上的半导体层sl的锗(ge)的浓度相比，第一有源区pr1上的半导体层sl的锗(ge)的浓度可以减小。例如，在第二等离子体处理pa2期间，半导体层sl的暴露表面的锗(ge)的浓度可以减小约5at％。

结果，对其执行了第一和第二等离子体处理pa1和pa2的第一有源区pr1的半导体层sl可以具有最低的锗浓度。对其未执行第一和第二等离子体处理pa1和pa2的第三有源区pr3的半导体层sl可以具有最高的锗浓度。

参考图10、图11a和图11b，可以去除第二掩模层ml2。衬底100可以被图案化以形成第一和第二有源图案ap1和ap2。第一有源图案ap1可以形成在pmosfet区pr上，第二有源图案ap2可以形成在nmosfet区nr上。第一沟槽tr1可以形成在第一有源图案ap1之间和在第二有源图案ap2之间。

第一有源图案ap1的形成可以包括图案化半导体层sl以分别在第一至第三有源区pr1、pr2和pr3上形成第一至第三半导体图案sp1、sp2和sp3。换言之，第一有源区pr1的第一有源图案ap1的上部可以包括第一半导体图案sp1。第二有源区pr2的第一有源图案ap1的上部可以包括第二半导体图案sp2。第三有源区pr3的第一有源图案ap1的上部可以包括第三半导体图案sp3。

衬底100可以被图案化以在pmosfet区pr和nmosfet区nr之间形成第二沟槽tr2。第二沟槽tr2可以比第一沟槽tr1深。

器件隔离层st可以形成在衬底100上以填充第一和第二沟槽tr1和tr2。器件隔离层st可以包括诸如硅氧化物层的绝缘材料。可以使器件隔离层st凹入直到第一和第二有源图案ap1和ap2的上部被暴露。因此，第一和第二有源图案ap1和ap2的上部可以从器件隔离层st垂直地突出。第一有源图案ap1的第一至第三半导体图案sp1、sp2和sp3可以从器件隔离层st垂直地突出。

参考图12、图13a和图13b，牺牲图案pp可以形成为与第一和第二有源图案ap1和ap2交叉。牺牲图案pp可以具有在第一方向dl上延伸的线形或条形。例如，牺牲图案pp的形成可以包括：在衬底100的整个顶表面上形成牺牲层；在牺牲层上形成硬掩模图案ma；以及使用硬掩模图案ma作为蚀刻掩模来图案化牺牲层。牺牲层可以包括多晶硅。

一对栅极间隔物gs可以分别形成在每个牺牲图案pp的两个侧壁上。栅极间隔物gs的形成可以包括在衬底100的整个顶表面上共形地形成栅极间隔物层，并且各向异性地蚀刻栅极间隔物层。例如，栅极间隔物层可以包括sicn、sicon和sin中的至少一种。在一些实施方式中，栅极间隔物层可以由包括sicn、sicon和sin中的至少两种的多层形成。

参考图14和图15a至图15d，第一源极/漏极图案sd1可以形成在第一有源图案ap1的上部中。一对第一源极/漏极图案sd1可以形成在每个牺牲图案pp的两侧。

详细地，可以使用硬掩模图案ma和栅极间隔物gs作为蚀刻掩模来蚀刻第一有源图案ap1的上部，以形成第一凹陷区。第一有源图案ap1之间的器件隔离层st可以在蚀刻第一有源图案ap1的上部的同时凹入。

第一源极/漏极图案sd1可以通过使用第一有源图案ap1的第一凹陷区的内表面作为籽晶层执行选择性外延生长(seg)工艺来形成。由于形成了第一源极/漏极图案sd1，可以在一对第一源极/漏极图案sd1之间限定第一沟道图案ch1。例如，seg工艺可以包括化学气相沉积(cvd)工艺或分子束外延(mbe)工艺。第一源极/漏极图案sd1可以包括其晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，sige)。在一些实施方式中，第一源极/漏极图案sd1中的每个可以由多个堆叠的半导体层形成。

在一些实施方式中，可以在用于形成第一源极/漏极图案sd1的seg工艺期间将掺杂剂原位注入到第一源极/漏极图案sd1中。在某些实施方式中，可以在用于形成第一源极/漏极图案sd1的seg工艺之后将掺杂剂注入或植入到第一源极/漏极图案sd1中。第一源极/漏极图案sd1可以掺有掺杂剂以具有第一导电类型(例如，p型)。

第二源极/漏极图案sd2可以形成在第二有源图案ap2的上部中。一对第二源极/漏极图案sd2可以形成在每个牺牲图案pp的两侧。

详细地，可以使用硬掩模图案ma和栅极间隔物gs作为蚀刻掩模来蚀刻第二有源图案ap2的上部，以形成第二凹陷区。第二源极/漏极图案sd2可以通过使用第二有源图案ap2的第二凹陷区的内表面作为籽晶层执行seg工艺形成。由于形成了第二源极/漏极图案sd2，因此可以在一对第二源极/漏极图案sd2之间限定第二沟道图案ch2。例如，第二源极/漏极图案sd2可以包括与衬底100相同的半导体元素(例如，硅)。第二源极/漏极图案sd2可以掺有掺杂剂以具有第二导电类型(例如，n型)。

第一源极/漏极图案sd1和第二源极/漏极图案sd2可以通过彼此不同的工艺顺序地形成。换言之，第一源极/漏极图案sd1可以不与第二源极/漏极图案sd2同时形成。

参考图16和图17a至图17d，可以形成第一层间绝缘层110以覆盖、重叠第一和第二源极/漏极图案sdl和sd2、硬掩模图案ma和栅极间隔物gs或在第一和第二源极/漏极图案sdl和sd2、硬掩模图案ma和栅极间隔物gs之上延伸。例如，第一层间绝缘层110可以包括硅氧化物层。

第一层间绝缘层110可以被平坦化直到牺牲图案pp的顶表面被暴露。可以使用回蚀刻工艺或化学机械抛光(cmp)工艺来执行第一层间绝缘层110的平坦化工艺。硬掩模图案ma可以在平坦化工艺期间被完全去除。结果，第一层间绝缘层110的顶表面可以与牺牲图案pp的顶表面和栅极间隔物gs的顶表面基本共面。

牺牲图案pp可以分别用栅电极ge替代。更详细地，可以选择性地去除暴露的牺牲图案pp。可以通过去除牺牲图案pp来形成空的空间。可以在每个空的空间中形成栅极电介质图案gi、栅电极ge和栅极覆盖图案gp。栅电极ge可以包括第一金属图案wf1、第二金属图案wf2和电极图案el。

第二有源区pr2上的第一金属图案wf1可以形成得比第一有源区pr1上的第一金属图案wf1厚。第三有源区pr3上的第一金属图案wf1可以形成得比第二有源区pr2上的第一金属图案wf1厚。

再次参考图1和图2a至图2d，可以在第一层间绝缘层110上形成第二层间绝缘层120。第二层间绝缘层120可以包括硅氧化物层。可以在第二和第一层间绝缘层120和110中形成有源接触ac。有源接触ac可以穿透第二和第一层间绝缘层120和110，从而电连接到第一和第二源极/漏极图案sd1和sd2。

可以在第二绝缘层120上形成第三绝缘层130。可以在第三绝缘层130中形成第一金属层。第一金属层可以包括第一互连线m1、第一通路v1、第二通路v2。

图18和图19是沿图1的线a-a'截取的截面图，以示出根据本发明构思的一些实施方式的半导体器件。在本实施方式中，为了说明的容易和方便，将省略对与图1和图2a至图2d的实施方式中的技术特征相同的技术特征的描述。换言之，下文将主要描述本实施方式与图1和图2a至图2d的实施方式之间的差异。

参考图18，第一至第三栅极电介质图案gi1、gi2和gi3可以分别提供在第一至第三有源区pr1、pr2和pr3上。第一栅极电介质图案gi1可以设置在栅电极ge和第一半导体图案sp1之间。第二栅极电介质图案gi2可以设置在栅电极ge和第二半导体图案sp2之间。第三栅极电介质图案gi3可以设置在栅电极ge和第三半导体图案sp3之间。第一至第三有源区pr1、pr2和pr3上的第一金属图案wf1的厚度可以彼此相等。

第一栅极电介质图案gi1可以包括第一偶极子。第一偶极子可以包括镧(la)。例如，第一栅极电介质图案gi1可以包括包含镧(la)的铪氧化物。第一栅极电介质图案gi1中的包含镧(la)的铪氧化物可以减小栅电极ge的有效功函数。

第一栅极电介质图案gi1的形成可以包括在第一栅极电介质图案gi1上形成包括镧氧化物的第一偶极子层，以及对第一偶极子层执行退火工艺以将镧扩散到第一栅极电介质图案gi1中。因此，可以在第一栅极电介质图案gi1中形成第一偶极界面。

第三栅极电介质图案gi3可以包括第二偶极子。第二偶极子可以包括铝(al)。例如，第三栅极电介质图案gi3可以包括包含铝(al)的铪氧化物。第三栅极电介质图案gi3中的包含铝(al)的铪氧化物可以增大栅电极ge的有效功函数。

第三栅极电介质图案gi3的形成可以包括在第三栅极电介质图案gi3上形成包括铝氧化物的第二偶极子层以及对第二偶极子层执行退火工艺以将铝扩散到第三栅极电介质图案gi3中。因此，可以在第三栅极电介质图案gi3中形成第二偶极界面。

第二栅极电介质图案gi2可以不包括偶极子。换言之，第二栅极电介质图案gi2可以包括铪氧化物。第二栅极电介质图案gi2可以与上述参考图1和图2a至图2d描述的栅极电介质图案gi基本相同。

通过第三有源区pr3上的第三栅极电介质图案gi3和第三半导体图案sp3的锗(ge)的浓度的共同作用，可以相对地增大第三有源区pr3上的栅电极ge的有效功函数。通过第一有源区pr1上的第一栅极电介质图案gi1和第一半导体图案sp1的锗(ge)的浓度的共同作用，可以相对地降低第一有源区pr1上的栅电极ge的有效功函数。结果，在不改变第一金属图案wf1的厚度的情况下，第三有源区pr3上的pmos晶体管的阈值电压的绝对值可以远低于第一有源区pr1上的pmos晶体管的阈值电压的绝对值。

参考图19，在第一至第三有源区pr1、pr2和pr3上的第一金属图案wf1的厚度可以彼此相等。然而，在第一至第三有源区pr1、pr2和pr3上的第一金属图案wf1的材料可以彼此不同。

详细地，第一有源区pr1上的第一金属图案wf1可以包括第一功函数金属w1。第一功函数金属w1可以是具有相对低的功函数的金属。第一功函数金属w1可以包括钛铝氮化物(tialn)、钛硅氮化物(tisin)和/或钽氮化物(tan)。第二有源区pr2上的第一金属图案wf1可以包括第二功函数金属w2。第二功函数金属w2可以包括钛氮化物(tin)。第三有源区pr3上的第一金属图案wf1可以包括第三功函数金属w3。第三功函数金属w3可以是具有相对高的功函数的金属。第三功函数金属w3可以包括钛氮氧化物(tion)、钨碳氮化物(wcn)和/或钼氮化物(mon)。

通过第三有源区pr3上的第三功函数金属w3和第三半导体图案sp3的锗(ge)的浓度的共同作用，可以相对增大第三有源区pr3上的栅电极ge的有效功函数。通过第一有源区pr1上的第一功函数金属w1和第一半导体图案sp1的锗(ge)的浓度的共同作用，可以相对地降低第一有源区pr1上的栅电极ge的有效功函数。结果，在不改变第一金属图案wf1的厚度的情况下，第三有源区pr3上的pmos晶体管的阈值电压的绝对值可以远低于第一有源区pr1上的pmos晶体管的阈值电压的绝对值。

图20a、图20b和图20c分别是沿图1的线a-a'、c-c'和d-d'截取的截面图，以示出根据本发明构思的一些实施方式的半导体器件。在本实施方式中，为了说明的容易和方便，将省略对与图1、图2a至图2d和图18的实施方式中的技术特征相同的技术特征的描述。换言之，在下文将主要描述本实施方式与图1、图2a至图2d和图18的实施方式之间的差异。

参考图1和图20a至图20c，可以提供包括pmosfet区pr和nmosfet区nr的衬底100。可以在衬底100中提供器件隔离层st。器件隔离层st可以在衬底100中限定第一有源图案ap1和第二有源图案ap2。第一有源图案ap1和第二有源图案ap2可以分别限定在pmosfet区pr和nmosfet区nr上。

第一有源图案ap1的上部可以包括第一至第三半导体图案sp1、sp2和sp3。第一至第三半导体图案sp1、sp2和sp3可以分别提供在pmosfet区pr的第一至第三有源区pr1、pr2和pr3上。

第一至第三半导体图案sp1、sp2和sp3中的每个可以包括垂直堆叠的第一沟道图案ch1。堆叠的第一沟道图案ch1可以在第三方向d3上彼此间隔开。堆叠的第一沟道图案ch1可以彼此垂直地重叠。

第二有源图案ap2可以包括垂直堆叠的第二沟道图案ch2。堆叠的第二沟道图案ch2可以在第三方向d3上彼此间隔开。堆叠的第二沟道图案ch2可以彼此垂直地重叠。第一和第二沟道图案ch1和ch2可以包括硅(si)、锗(ge)和硅锗(sige)中的至少一种。

第一有源图案ap1还可以包括第一源极/漏极图案sd1。堆叠的第一沟道图案ch1可以设置在彼此相邻的一对第一源极/漏极图案sd1之间。堆叠的第一沟道图案ch1可以连接彼此相邻的该对第一源极/漏极图案sd1。

第二有源图案ap2还可以包括第二源极/漏极图案sd2。堆叠的第二沟道图案ch2可以设置在彼此相邻的一对第二源极/漏极图案sd2之间。堆叠的第二沟道图案ch2可以连接彼此相邻的该对第二源极/漏极图案sd2。

栅电极ge可以在第一方向d1上延伸以与第一和第二沟道图案ch1和ch2交叉。栅电极ge可以与第一和第二沟道图案ch1和ch2垂直地重叠。一对栅极间隔物gs可以分别设置在每个栅电极ge的两个侧壁上。栅极覆盖图案gp可以提供在每个栅电极ge上。

栅电极ge可以在第一方向dl和/或第三方向d3上围绕第一和第二沟道图案ch1和ch2中的每个(见图20b)。栅电极ge可以提供在第一沟道图案ch1的第一顶表面ts1、至少一个第一侧壁sw1和第一底表面bs1上。栅电极ge可以提供在第二沟道图案ch2的第二顶表面ts2、至少一个第二侧壁sw2和第二底表面bs2上。换言之，栅电极ge可以围绕第一和第二沟道图案ch1和ch2中的每个的顶表面、底表面和两个侧壁。根据一些实施方式的晶体管可以是3d场效应晶体管(例如mbcfet)，其中栅电极ge三维地围绕沟道图案ch1和ch2。

可以在第一有源区pr1上的栅电极ge和第一沟道图案ch1之间提供第一栅极电介质图案gi1。可以在第二有源区pr2上的栅电极ge和第一沟道图案ch1之间提供第二栅极电介质图案gi2。可以在第三有源区pr3上的栅电极ge和第一沟道图案ch1之间提供第三栅极电介质图案gi3。第一至第三栅极电介质图案gi1、gi2和gi3可以与以上参考图18描述的基本相同。

可以在衬底100的整个顶表面上提供第一层间绝缘层110和第二层间绝缘层120。有源接触ac可以穿透第二和第一层间绝缘层120和110，从而连接到第一和第二源极/漏极图案sd1和sd2。可以在第二层间绝缘层120上提供第三层间绝缘层130。可以在第三层间绝缘层130中提供第一金属层。第一金属层可以包括第一互连线m1、第一通路v1和第二通路v2。

在根据本发明构思的一些实施方式的半导体器件中，可以使用包括p型功函数金属的第一金属图案的厚度和沟道的锗的浓度的共同作用而调节晶体管的阈值电压。根据本发明构思的一些实施方式，可以获得晶体管的阈值电压之间的足够的差值。根据本发明构思的一些实施方式，可以通过控制栅极电介质图案的杂质和/或第一金属图案的金属的种类来调节晶体管的阈值电压。

尽管已经参考示例实施方式描述了本发明构思，但是对于本领域技术人员而言明显的是，在不脱离本发明构思的精神和范围的情况下，可以进行各种改变和修改。因此，应当理解，上述实施方式不是限制性的，而是示例性的。因此，本发明构思的范围将由所附权利要求及其等同物的最宽可允许解释来确定，并且不应由以上描述来约束或限制。

本申请要求于2019年9月17日向韩国知识产权局提交的韩国专利申请第10-2019-0114081号的优先权，其公开内容通过引用整体合并于此。