半导体结构的形成方法与流程

1.本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构的形成方法。


背景技术：

2.随着半导体制造技术越来越精密，集成电路也发生着重大的变革，集成在同一芯片上的元器件数量已从最初的几十、几百个增加到现在的数以百万个。为了达到电路密度的要求，半导体集成电路芯片的制作工艺利用批量处理技术，在衬底上形成各种类型的复杂器件，并将其利用互连结构互相连接以使其具有完整的电子功能，目前大多采用在导线之间以超低k层间介电层作为隔离各金属内连线的介电材料，互连结构用于提供在ic芯片上的器件和整个封装之间的布线。在该技术中，在半导体衬底表面首先形成例如场效应晶体管(fet)的器件，然后在集成电路制造后段制程(back end of line，beol)中形成互连结构。
3.正如摩尔定律所预测的，半导体衬底尺寸的不断缩小，以及为了提高器件的性能在半导体衬底上形成了更多的晶体管，采用互连结构来连接晶体管是必然的选择。然而随着元器件的微型化和集成度的增加，电路中导体连线数目不断的增多，互连结构的形成质量对后端(back end of line，beol)电路的性能影响很大，严重时会影响半导体器件的正常工作。
4.因此，如何提高后端工艺中更小尺寸的互连结构的形成质量，成为本领域技术人员亟需解决的技术问题。


技术实现要素：

5.本发明实施例解决的问题是提供一种半导体结构的形成方法，提高后端工艺中更小尺寸的互连结构的形成质量。
6.为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：
7.提供基底；
8.在所述基底上形成图形记忆层，所述图形记忆层至少开设有第一沟槽和第二沟槽，所述第一沟槽的延伸方向平行于所述第二沟槽的延伸方向，所述第一沟槽和所述第二沟槽采用不同的光罩形成；
9.在所述基底的对应所述第一沟槽和所述第二沟槽的位置处形成分立于所述基底上的核心层。
10.与现有技术相比，本发明实施例的技术方案具有以下优点：
11.本发明实施例提供的半导体结构的形成方法中，首先在基底上形成图形记忆层，其中，采用不同的光罩在所述图形记忆层形成延伸方向相互平行的第一沟槽和第二沟槽；接着在所述基底的对应所述第一沟槽和所述第二沟槽的位置处形成分立于所述基底上的核心层。本发明实施例所提供的半导体结构的形成方法，一方面，由于先形成沟槽，再在对应所述第一沟槽和所述第二沟槽的位置形成分立的核心层，形成沟槽时采用的光刻胶的图
案也为沟槽，光刻胶与图形记忆层的接触面积较大，区别于直接形成分立于基底的核心层时，光刻胶的图案也为与核心层形状相同的凸起，光刻胶与图形记忆层的接触面积较小，因而能够避免在形成小尺寸图形的过程中，直接采用光刻胶为掩膜，刻蚀形成分立于基底上的核心层时，因光刻胶细长而造成的刻蚀过程中的光刻胶剥离问题；进一步地，因第一沟槽和第二沟槽采用不同的光罩通过2次光刻先后形成，后形成的分立的核心层采用一同种材料形成，能够避免多次光刻直接形成核心层时因第一次刻蚀形成第一次核心层后，接着进行材料填充，再进行第二次光刻的繁琐步骤，而且可以降低对填充材料的要求。
附图说明
12.图1至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
13.由背景技术可知，随着元器件的微型化和集成度的增加，电路中导体连线数目不断的增多。
14.由于电路中导体连线数目不断的增多，就要求金属互连线的图形尺寸越来越小，集成电路的图案线宽越细，对光刻技术的工艺要求越高。在现有的光刻技术无法满足相应的工艺要求时，容易产生一系列的问题。例如，当需要进行至少2道光照形成核心层时(mandrel line)，通常的方法是先通过一次光刻形成第一核心层，接着在第一核心层周围进行材料填充形成平面以便于进行下一道光照，其中，要求填充在核心层周围的材料与形成第一核心层的材料的刻蚀选择比较大，以避免在第二次光刻形成第二核心层时损坏第一核心层；同理，当需要进行第3道光照时，再在第一核心层和第二核心层之间进行第二次材料填充，其中，第二次填充的材料与第一核心层和第二核心层的材料的刻蚀选择比较大，以避免在第三次光刻形成第三核心层时损坏第一核心层和第二核心层，可以看出，采用上述方法形成多光照的核心层时，一方面，细长的光刻胶容易在刻蚀过程中出现剥离，造成最终形成的核心层的尺寸不稳定，另一方面，需要多次填充不同选择比材料，对材料的选择提出了更高的要求，而且工艺繁琐。
15.为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底；在所述基底上形成图形记忆层，所述图形记忆层开设有第一沟槽和第二沟槽，所述第一沟槽的延伸方向平行于所述第二沟槽的延伸方向，所述第一沟槽和所述第二沟槽采用不同的光罩形成；在所述基底的对应所述第一沟槽和所述第二沟槽的位置处形成分立于所述基底上的核心层。
16.本发明实施例提供的所述半导体结构的形成方法中，由于先形成沟槽，再在对应所述第一沟槽和所述第二沟槽的位置形成分立的核心层，形成沟槽时采用的光刻胶的图案也为沟槽，光刻胶与图形记忆层的接触面积较大，区别于直接形成分立于基底的核心层时，光刻胶的图案也为与核心层形状相同的凸起，光刻胶与图形记忆层的接触面积较小，因而能够避免在形成小尺寸图形的过程中，直接采用光刻胶为掩膜，刻蚀形成分立于基底上的核心层时，因光刻胶细长而造成的刻蚀过程中的光刻胶剥离问题；进一步地，因第一沟槽和第二沟槽采用2次光刻先后形成，后形成的分立的核心层采用一同种材料形成，能够避免多
次光刻直接形成核心层时因第一次刻蚀形成第一次核心层后，接着进行材料填充，再进行第二次光刻的繁琐步骤，而且可以降低对填充材料的要求。
17.为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
18.图1至图21是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
19.请参考图1和图2，图1是本发明实施例所提供的一种半导体结构的俯视图，图2是图1沿aa’方向切割得到的剖视图。
20.如图所示，提供基底100；
21.所述基底100用于为工艺制程提供工艺平台。基底100中可以形成有晶体管、电容器等半导体器件，基底中还可以形成有电阻结构、导电结构等功能结构。
22.所述基底100包括金属互连层(图中未示出)，后续形成金属层后，金属互连层用于实现后段(back end of line，beol)制程中与金属层电连接，从而使半导体器件(例如晶体管)或者功能结构与外部电路或其他互连结构电连接。
23.所述基底还包括介质层101，所述介质层101覆盖所述金属互连层。
24.介质层101用于实现后段(back end of line，beol)制程中金属层的相邻互连线之间的电隔离。
25.继续结合图1参考图2，在所述基底100上形成图形记忆层105，所述图形记忆层105至少开设有第一沟槽106和第二沟槽107，所述第一沟槽106的延伸方向平行于所述第二沟槽107的延伸方向，所述第一沟槽106和所述第二沟槽107采用不同的光罩(mask)形成。
26.容易理解的是，随着半导体器件集成度增加，电路中金属连线数目也不断增多，导致金属连线的图形线宽越来越小，受工艺限制，多个图形无法采用一张光罩形成，为了保证图形质量，避免多个相邻的图形同时曝光后相连接，所述第一沟槽106和第二沟槽107采用不同的光罩形成，即2道沟槽通过2次光刻和刻蚀工艺形成。本实施例中，第一次光刻和刻蚀工艺形成第一沟槽106；第二次光刻和刻蚀工艺形成第二沟槽107。当然，在其他实施例中，还可以增加第三道光照，形成分别与第一沟槽和第二沟槽平行的其他沟槽，本实施例中，以经过2次光刻分别形成第一沟槽和第二沟槽为例进行说明。
27.图形记忆层105用于为2张光罩提供支撑平台，使得2张光罩的图形最终分别转移到的图形记忆层105上。
28.本实施例中，所述图形记忆层105的材料为氧化硅，氧化硅是工艺常用、成本较低的材料，且具有较高的工艺兼容性。在其他实施例中，所述图形记忆层的材料可以为氮化硅，氮氧化硅中的一者或者至少两者的组合。
29.具体地，形成所述图形记忆层105的步骤包括：在所述基底100上形成图形记忆材料层(未示出)；在所述图形记忆材料层上形成图形化的第一光刻胶层(未示出)；以所述第一光刻胶层为掩膜刻蚀所述图形记忆材料层，形成第一沟槽106；接着，在所述图形记忆材料层上形成图形化的第二光刻胶层(未示出)；以所述第二光刻胶层为掩膜刻蚀所述图形记忆材料层，形成第二沟槽107；
30.本实施例中，在形成第二光刻胶层之前，先形成填充第一沟槽106且覆盖图形记忆材料层的第二抗反射材料层，以所述第二光刻胶层为掩膜刻蚀第二抗反射材料层以及下方
的所述图形记忆材料层104a，形成第二沟槽107。
31.接着，在所述基底100的对应所述第一沟槽和所述第二沟槽的位置处形成分立于所述基底上的核心层104(如图8所示)。
32.需要说明的是，核心层104对应所述第一沟槽和所述第二沟槽的位置，指的是核心层可以位于所述第一沟槽和所述第二沟槽的位置，也可以位于第一沟槽和第二沟槽下方的膜层上，且与所述第一沟槽和所述第二沟槽对应的位置。
33.在一种实施例中，当所述核心层位于所述第一沟槽和所述第二沟槽的位置时，所述形成分立于所述基底上的核心层的步骤包括：形成核心材料层，所述核心材料层填充所述第一沟槽和第二沟槽且覆盖所述图形记忆层；平坦化所述核心材料层，形成核心层，所述核心层的顶面与所述图形记忆层的顶面持平；去除所述图形记忆层，形成分立于所述基底上的核心层。
34.然而，在实际工艺过程中，受工艺限制，在沿第一沟槽延伸方向上，如果相邻的2个第一沟槽之间的距离太小，则无法通过光刻直接形成2个第一沟槽，同理，在沿第二沟槽延伸方向上，如果相邻的2个第二沟槽之间的距离太小，则无法通过光刻直接形成2个第二沟槽，因此，为了使得第一沟槽或第二沟槽在其延伸方向上能够达到更小的尺寸，本发明实施例中，形成核心层之后，去除所述图形记忆层之前，还包括：刻蚀所述核心层，形成核心层隔离开口，而去除所述图形记忆层，形成分立于所述基底上的核心层即为：去除所述图形记忆层，形成分立于所述基底上且具有所述核心层隔离开口的核心层。
35.这样，在对应第一沟槽和第二沟槽形成核心层后，通过对核心层的切断，从而可以形成满足工艺要求的图形。
36.形成分立于基底上的核心层后，因核心层对应第一沟槽和第二沟槽，核心层在下方基底上的投影的图形即为最终要在基底上形成的图形。因此，后续完成核心层图形的转移后，还需要去除核心层。
37.因此，所述核心层104需要采用易于去除的材料形成。所述核心层104的材料可以为多晶硅、无定形碳、光刻胶、有机介质层材料、介电抗反射涂层材料中的一种或者至少两种的组合。
38.需要说明的是，当所述核心层填充所述第一沟槽和所述第二沟槽时，为了保证填充过程中核心层的形成质量，所述核心层采用原子层沉积的工艺形成。而当核心层采用易于去除的材料形成时，通常采用涂覆的方式在第一沟槽和第二沟槽内形成核心层，然而，在第一沟槽和第二沟槽的尺寸较小的情况下，采用涂覆的方式存在核心层的形成质量不高的可能。
39.为了提高核心层的形成质量，在本实施例中，所形成的核心层可以位于第一沟槽和第二沟槽下方的膜层上，且与所述第一沟槽和所述第二沟槽对应的位置。
40.具体地，请参考图3-图8，当核心层104(如图8所示)位于第一沟槽和第二沟槽下方的膜层上时，所述基底上形成有核心材料层104a，所述图形记忆层105形成于所述核心材料层104a上。即形成所述图形记忆层105之前，在所述基底上形成核心材料层104a；接着在所述核心材料层104a上形成图形记忆层105。
41.所述形成分立于所述基底上的所述核心层的步骤包括：形成填充所述第一沟槽和所述第二沟槽的牺牲层108；去除所述图形记忆层105；以所述牺牲层108为掩膜刻蚀所述核
心材料层104a，形成所述核心层104。
42.所述牺牲层108作为刻蚀所述核心材料层104a的刻蚀掩膜。
43.本实施例中，所述牺牲层108的材料为氮化硅。在其他实施例中，所述牺牲层的材料可以为氮氧化硅、碳氮化硅和氮化硼碳硅中的一种或多种。
44.参考图3和图4，形成牺牲层108的步骤包括：
45.形成填充第一沟槽和第二沟槽的牺牲材料层108a，且所述牺牲材料层108a覆盖所述图形记忆层105；平坦化所述牺牲材料层108a，形成牺牲层108，所述牺牲层108露出所述图形记忆层105。
46.其中，平坦化所述牺牲材料层108a时，以图形记忆层105为刻蚀停止层，以剩余的牺牲材料层作为牺牲层108。
47.需要说明的是，为便于描述，以下均以核心层位于第一沟槽和第二沟槽下方的膜层为例对本发明进行说明。
48.参考图5-图6，所述形成牺牲层108之后，去除所述图形记忆层105之前，为了形成满足工艺要求的尺寸更小的图形，本发明实施例所提供的半导体结构的形成方法还包括：刻蚀所述牺牲层108，形成牺牲层隔离开口109。其中，图5是俯视图，图6是图5沿aa’方向的剖视图。
49.容易理解的是，为了使得第一沟槽或第二沟槽在其延伸方向上能够达到更小的尺寸，具体原因请参考前文对形成核心层隔离开口的说明，在此不再赘述。本发明实施例中，形成牺牲层108之后，去除所述图形记忆层105之前，还包括：刻蚀所述牺牲层108，形成牺牲层隔离开口109。那么，以所述牺牲层为掩膜刻蚀所述核心材料层，形成分立于所述基底上的所述核心层的步骤即为：以形成有牺牲层隔离开口的所述牺牲层为掩膜刻蚀所述核心材料层，形成分立于所述基底上的所述核心层。
50.这样，在对应第一沟槽和第二沟槽形成牺牲层后，通过对牺牲层的切断，从而可以形成满足工艺要求的图形。
51.需要说明的是，在牺牲层108的延伸方向上，通过牺牲层隔离开口109(示于图5中)将连续延伸的牺牲层截断，使得完整的牺牲层108分散为数个长短不一的牺牲层，从而在牺牲层延伸方向上，缩小牺牲层的尺寸，以满足工艺尺寸要求。
52.本实施例中，形成的所述牺牲层隔离开口109在一个工艺步骤中同时切断填充于第一沟槽和第二沟槽中的牺牲层，从而简化了加工工艺。
53.具体地，图形化所述牺牲层(刻蚀牺牲层，形成牺牲层隔离开口)的步骤包括：
54.在所述牺牲层上形成遮挡层(图中未示出)，所述遮挡层露出部分所述牺牲层；以所述遮挡层为掩膜刻蚀所述牺牲层，形成牺牲层隔离开口109(示于图5)。
55.需要说明的是，所述遮挡层露出部分所述牺牲层，指的是所述遮挡层露出图5中的用于形成牺牲层隔离开口109的位置处的牺牲层，所述遮挡层用于遮挡不需要被刻蚀的牺牲层区域，从而以遮挡层为掩膜向下刻蚀时，保证形成的牺牲层隔离开口109能够满足形貌要求。
56.接着，结合图6参考图7和图8，图7和图8与图6是同一视角。图形化牺牲层108后，还包括：去除所述图形记忆层105；以所述牺牲层108为掩膜刻蚀所述核心材料层104a，形成所述核心层104。
57.当然，当对牺牲层108图形化后，形成核心层104的步骤包括：以形成有牺牲层隔离开口109的所述牺牲层108为掩膜刻蚀所述核心材料层104a，形成分立于所述基底上的所述核心层104。
58.所述核心层104用于为后续形成第三沟槽提供空间。
59.本实施例中，所述核心层104的材料为多晶硅。在其他实施例中，所述核心层的材料还可以为无定形碳、光刻胶、有机介质层材料、介电抗反射涂层材料、中的一种或者至少两种的组合。
60.本发明实施例提供的所述半导体结构的形成方法中，由于先形成沟槽，再在对应所述第一沟槽和所述第二沟槽的位置形成分立的核心层，形成沟槽时采用的光刻胶的图案也为沟槽，光刻胶与图形记忆层的接触面积较大，区别于直接形成分立于基底的核心层时，光刻胶的图案也为与核心层形状相同的凸起，光刻胶与图形记忆层的接触面积较小，因而能够避免在形成小尺寸图形的过程中，直接采用光刻胶为掩膜，刻蚀形成分立于基底上的核心层时，因光刻胶细长而造成的刻蚀过程中的光刻胶剥离问题；进一步地，因第一沟槽和第二沟槽采用不同的光罩通过2次光刻先后形成，后形成的分立的核心层采用一同种材料形成，能够避免多次光刻直接形成核心层时因第一次刻蚀形成第一次核心层后，接着进行材料填充，再进行第二次光刻的繁琐步骤，而且可以降低对填充材料的要求。
61.容易理解的是，随着金属连线的图形线宽越来越小，图形尺寸越来越接近设备参数极限，2道光罩已无法形成所需尺寸的图形，需要增加第三张光罩，而多张光罩必然存在对准(overlay)偏差的问题，这无疑对对准精度提出了更高的要求。因此，如何在图形尺寸接近设备参数极限下的情况下，实现后端加工工艺中对更小尺寸的图形的加工，也成为目前本领域技术人员直接面临的难题。本发明实施例中，通过在前2道光罩的基础上最终形成了分立于基底的核心层，接着对核心层进行后续一系列步骤，从而保证在进行第三次光刻工艺时，能够通过抗刻蚀层实现“自对准”，提高了光刻过程中的对准精度，可以在即使图形尺寸接近设备参数极限的情况下，也能够实现后端加工工艺中对更小尺寸的图形的加工，保证加工质量的同时降低生产成本。
62.具体地，参考图9-图15，所述形成分立于所述基底上的核心层之后，还包括：
63.如图11所示，形成抗刻蚀层110和介质层111，所述抗刻蚀层110保形覆盖所述核心层104的侧壁和所述核心层104之间的所述基底100，所述介质层111覆盖所述核心层104之间的所述基底上方的所述抗刻蚀层110，且所述介质层111的顶面与所述核心层104的顶面齐平；图形化所述抗刻蚀层110，所述介质层111以及所述核心层104所在的膜层，形成第三沟槽112(示于图16中)，所述第三沟槽112对应所述金属互连层。
64.需要说明的是，所述第三沟槽对应所述金属互连层，指的是后续以第三沟槽周围的侧壁为掩膜向下刻蚀基底时，能够露出基底内的需要电连接的金属互连层。后续以第三沟槽周围的介质层为掩膜向下刻蚀时，可以在基底上形成与第三沟槽形貌一致的沟槽，因所述第三沟槽对应基底内的金属互连层，即在基底上形成的沟槽能够露出金属互连层，从而，后续在基底的沟槽内形成的金属层能够与金属互连层接触，后续通电后，金属层与金属互连层电连接。
65.具体地，参考图9和图10，所述抗刻蚀层110和所述介质层111的形成步骤包括：
66.形成抗刻蚀材料层110a，所述抗刻蚀材料层110a保形覆盖所述核心层104的顶部
和侧壁且保形覆盖所述核心层104之间的所述基底100；形成介质材料层111a，所述介质材料层111a覆盖所述抗刻蚀材料层110a且所述介质材料层111a的顶面为平面；以所述核心层104作为刻蚀停止层，平坦化所述介质材料层111a和所述抗刻蚀材料层110a。
67.具体地，图形化所述抗刻蚀层，所述介质层以及所述核心层，形成第三沟槽的步骤包括：在所述介质层，所述抗刻蚀层以及所述核心层上形成图形化的光刻胶；以所述光刻胶为掩膜刻蚀所述介质层和介质层下方的抗刻蚀层，形成刻蚀沟槽；去除所述核心，形成核心沟槽，形成包括所述刻蚀沟槽和所述核心沟的第三沟槽。
68.本实施例中，为简化工艺，在形成第三沟槽的步骤中，先采用第三次光刻形成刻蚀沟槽，接着再去除核心层形成核心沟槽。当然，在其他实施例中，还可以是先去除核心层，形成核心沟槽，之后再采用抗反射涂层填充核心层位置处的核心沟槽，接着在抗反射涂层上形成光刻胶，进行第三道光刻，最后去除刻蚀沟槽内的抗反射涂层，形成刻蚀沟槽，刻蚀沟槽和核心沟槽组成第三沟槽。
69.本实施例中，所述介质层111和所述抗刻蚀层110的刻蚀选择比大于10：1。从而在后续对所述抗刻蚀层110，所述介质层111以及所述核心层104所在的膜层进行第3次光刻形成刻蚀沟时，所述抗刻蚀层110可以起到自对准的作用，即使光刻过程中出现对准偏差，由于介质层111和抗刻蚀层110的刻蚀速率不同，使得形成的刻蚀沟槽完全是通过刻蚀介质层111形成的，从而可以提高所述刻蚀沟槽的形成质量。
70.本实施例中，所述抗刻蚀层的形成工艺为原子层沉积工艺(ald)。采用原子层沉积工艺，抗刻蚀层的均匀性、阶梯覆盖率较好，且抗刻蚀层的厚度易于控制。当然，在其他实施例中，所述抗刻蚀层还可以采用例如化学气相沉积(cvd)或物理气相沉积等其他工艺形成。
71.需要说明的是，所述抗刻蚀层的厚度指的是沿垂直于所述核心层延伸方向上的尺寸，如图11所示的尺寸d。
72.容易理解的是，所述抗刻蚀层沿垂直于所述核心层延伸方向上的尺寸(图11中的尺寸d)不能过大，也不能过小。如果尺寸d过大，则有可能造成相邻两个核心层之间的介质层在沿垂直于所述核心层延伸方向上的尺寸过小甚至无法形成介质层，那么将会导致第3次光刻形成刻蚀沟槽时，该位置处的刻蚀沟的尺寸过小甚至造成刻蚀沟的图形消失。如果尺寸d过小，则有可能造成相邻两个核心层之间的介质层在沿垂直于所述核心层延伸方向上的尺寸过大，那么在后续第三次光刻时，抗刻蚀层上无法起到自对准的作用，可能导致形成的刻蚀沟槽在沿垂直于所述核心层延伸方向上的尺寸偏大。因此，本实施例中，所述抗刻蚀层沿垂直于所述核心层延伸方向上的尺寸范围为6nm-20nm。
73.为保证刻蚀沟的图形尺寸满足工艺要求，与前述2道光刻中对第一沟槽和第二沟槽进行切断类似，刻蚀沟槽也需要进行切断。
74.需要说明的是，本发明实施例所提供的半导体结构形成方法中，对沟槽进行切断，针对的是图形尺寸过小，一次曝光无法形成的图形。对于其他实施例中，如果图形可以直接曝光形成满足尺寸要求的沟槽，则不需进行沟槽切断的步骤。
75.本发明实施例中，采用第三次光刻形成刻蚀沟槽的方法包括2种，其中，可以先形成第三次光刻的完整沟槽，再对沟槽进行切断，也可以是先将不需要形成刻蚀沟槽的区域进行遮挡，再进行第三道光刻的方式形成刻蚀沟槽。当先形成第三次光刻的完整沟槽，再对沟槽进行切断时，形成刻蚀沟槽的步骤可以包括：刻蚀所述介质层以及介质层下方的抗刻
蚀层，形成刻蚀初始沟槽；填充部分所述刻蚀初始沟槽，形成刻蚀沟槽，所述刻蚀沟槽对应所述金属互连层。
76.容易理解的是，前文提到后续以第三沟槽周围的侧壁为掩膜向下刻蚀基底时，能够露出基底内的金属互连层，由于第三沟槽包括刻蚀沟槽，因此，刻蚀沟槽也对应金属互连层即对应部分金属互连层。
77.本实施例中，以先将不需要形成刻蚀沟槽的区域进行遮挡，再进行第三道光刻的方式形成刻蚀沟槽进行说明，具体地，参考图12-图14，形成抗刻蚀层和介质层之后，形成第三沟槽之前还包括：
78.形成隔离层116(图12中圆圈圈出的黑色区域)，所述隔离层116平行于所述核心层104且所述隔离层116嵌入所述介质层111，所述隔离层116的顶面与所述介质层111的顶面齐平。
79.形成隔离层116后，所述图形化所述抗刻蚀层110，所述介质层111以及所述核心层104，形成第三沟槽112的步骤包括：
80.在所述介质层111，所述抗刻蚀层110、所述核心层104和所述隔离层116上形成图形化的光刻胶120(示于图13中)；
81.以所述光刻胶120为掩膜刻蚀所述介质层111和介质层111下方的抗刻蚀层110，以及在平行于所述核心层的延伸方向上，所述隔离层116两侧的介质层111，形成刻蚀沟槽121(示于图14中)；
82.去除所述核心层104，形成核心沟槽122(示于图16中)，形成包括所述刻蚀沟槽121和所述核心沟槽的第三沟槽122。
83.所述隔离层116的形成步骤包括：形成图形化的掩膜层(图中未示出)，所述掩膜层具有暴露对应所述隔离层位置的开口，并进一步以该掩膜层为掩膜，去除对应所述开口区域下方的介质层，形成贯穿所述介质层的通孔；填充所述通孔，形成隔离层。
84.所述隔离层116用于替换部分介质层111，以避免介质层111的不期望被刻蚀的区域(即被隔离层替换前的该区域的介质层)被刻蚀掉，从而保证通过第三道光刻形成的刻蚀沟槽的尺寸满足工艺要求。
85.需要说明的是，如图12所示，所述隔离层平行于所述核心层，指的是，所述核心层和所述隔离层在沿bb’的方向上存在间隔。后续形成刻蚀沟槽后，所3次光刻形成的3道沟槽是相互平行的，由于刻蚀沟槽平行于核心层，所述隔离层用于断开相邻的刻蚀沟槽，所述隔离层自然平行于所述核心层。
86.所述隔离层116的材料不做限定，只要保证所述隔离层的材料与所述介质层的材料不同即可。
87.请参考图14和图15，其中，图15是俯视图，图14是沿图15的aa’方向的剖视图。
88.如图15所示，采用第三次光刻形成了刻蚀沟槽121。
89.请结合图14参考图16，图16和图14为同一视角的剖视图。如图16所示，形成核心沟槽122的步骤包括：去除所述核心层104，形成核心沟槽122。当刻蚀沟槽121和核心沟槽122均形成后，刻蚀沟槽121和核心沟槽122组成第三沟槽112。
90.所述去除所述核心层的工艺可以为干法刻蚀工艺，也可以是湿法刻蚀工艺，只要能够保证核心层完全去除即可。
91.形成所述第三沟槽112后，还包括：
92.以所述第三沟槽的侧壁为掩膜刻蚀所述介电层，即刻蚀所述第三沟槽暴露的介电层，形成第四沟槽，所述第四沟槽露出所述金属互连层。
93.所述第四沟槽用于形成金属层。
94.当然，为了提高将图形转移到基底上的准确性，避免以第三沟槽周围的侧壁(抗刻蚀层和介质层)为掩膜时掩膜被过早消耗造成图形精度下降，本发明实施例所提供的半导体结构的形成方法，在形成图形记忆层105之前，还包括：在所述基底上形成掩膜层102(示于图16中)；当存在掩膜层102时，图形记忆层形成于掩膜层上。
95.掩膜层102用于在后续工艺步骤中，对介电层101的顶面起到保护的作用；在后续形成第四沟槽的过程中，图形化后的掩膜层102还用于作为刻蚀第四沟槽的刻蚀掩膜。
96.结合图16参考图17-图19，所述形成第四沟槽113的步骤包括：
97.以所述第三沟槽112的侧壁为掩膜刻蚀所述掩膜层102和所述介电层101，形成第四沟槽113。
98.具体地，以所述抗刻蚀层110和所述介质层111为掩膜刻蚀所述第三沟槽112露出的所述掩膜层102，形成第五沟槽115；
99.以所述掩膜层102为掩膜刻蚀所述第五沟槽115露出的所述基底100的介电层101，形成第四沟槽113。
100.本实施例中，形成第四沟槽113的步骤中，所述抗刻蚀层110和所述介质层111均被消耗，所述掩膜层102可以剩余，在其他实施例中，形成所述第四沟槽后，所述掩膜层也可以被消耗。
101.如图18和图19所示，形成第四沟槽113后，若存在掩膜层102，还包括去除剩余的掩膜层102。
102.本实施例中，所述掩膜层102的材料为氮化钛。在其他实施例中，所述掩膜层的材料可以为氮化钽、氧化钛、氧化钽、钨碳复合材料中的一种或至少两种的组合。
103.容易理解的是，当核心层位于第一沟槽和第二沟槽下方的膜层上，且与所述第一沟槽和所述第二沟槽对应的位置时，即当所述半导体结构包含牺牲层和核心材料层时，为了提高形成于所述掩膜层上的核心材料层的牢固性，形成所述掩膜层之后，形成图形记忆层之前，还包括：
104.在所述基底上形成粘合层103(示于图16中)，所述粘合层103覆盖所述掩膜层102。当存在粘合层时，核心材料层形成于粘合层上。
105.本实施例中，所述粘合层103的材料为氧化铝。在其他实施例中，所述粘合层的材料还可以为氧化硅。
106.当存在粘合层时，以所述抗刻蚀层和所述介质层为掩膜，刻蚀所述第三沟槽露出的所述掩膜层102，形成第四沟槽时，还同时刻蚀所述掩膜层上方的粘合层。
107.如图20和图21所示，所述形成第四沟槽113(示于图19中)后，还包括：
108.形成金属层114，所述金属层114填充所述第四沟槽，且所述金属层114的顶面与所述介电层101的顶面齐平，所述金属层与所述金属互连层电连接。
109.所述金属层用于实现后段(back end of line，beol)制程中与基底内的金属互连层电连接，从而使半导体器件(例如晶体管)或者功能结构与外部电路或其他互连结构电连
接。
110.本实施例中，所述金属层114的材料为铜，在其他实施例中，所述金属层的材料还可以是钨、钴或者铝中的一种或者至少两种的组合。
111.具体地，形成所述金属层114的步骤包括：
112.形成金属材料层114a，所述金属材料层114a填充所述第四沟槽且覆盖所述基底；
113.平坦化所述金属材料层114a，形成金属层114，所述金属层114的顶面与所述介电层101的顶面齐平。
114.平坦化所述金属材料层114a时，以所述介电层101作为刻蚀停止层。
115.相应的，参考图11，本发明实施例还提供一种半导体结构，包括：
116.基底100，包括金属互连层；
117.核心层104，分立于所述基底100上；所述核心层104经过2次光刻工艺形成，2次光刻的光刻胶为负胶，所述核心层104对应所述金属互连层；
118.抗刻蚀层110，保形覆盖所述核心层104的侧壁，且保形覆盖所述核心层104之间的所述基底100；
119.介质层111，覆盖所述核心层104之间的所述基底100上方的所述抗刻蚀层110，且所述介质层111的顶面与所述核心层104的顶面齐平。
120.所述基底100用于为工艺制程提供工艺平台。基底100中可以形成有晶体管、电容器等半导体器件，基底中还可以形成有电阻结构、导电结构等功能结构。
121.所述基底100包括金属互连层(图中未示出)，后续在所述基底100形成金属层后，金属互连层用于实现后段(back end of line，beol)制程中与金属层电连接，从而使半导体器件(例如晶体管)或者功能结构与外部电路或其他互连结构电连接。
122.所述基底还包括介质层101，所述介质层101覆盖所述金属互连层。
123.介质层101用于实现后段(back end of line，beol)制程中金属层的相邻互连线之间的电隔离。
124.所述核心层104经过2次光刻工艺形成，2次光刻的光刻胶为负胶，指的是所述核心层并非直接通过光刻胶刻蚀形成分立的核心层，而是先通过光刻胶刻蚀图形记忆层形成沟槽，再向沟槽内填充材料，最后去除图形记忆层的方式形成的。
125.可见，所述核心层104需要采用易于去除的材料形成。所述核心层104的材料可以为多晶硅、无定形碳、光刻胶、有机介质层材料、介电抗反射涂层材料中的一种或者至少两种的组合。
126.通过将沟槽转化成分立的核心层，可以避免产生直接形成分立的核心层时因光刻胶细长造成的刻蚀过程中的光刻胶剥离问题；进一步地，还够避免多次光刻直接形成核心层时(例如因第一次刻蚀形成第一次核心层后，接着进行材料填充，再进行第二次光刻)对填充材料要求较高的问题。
127.本实施例中，所述介质层111和所述抗刻蚀层110的刻蚀选择比大于10。从而在后续对所述抗刻蚀层110，所述介质层111以及所述核心层104所在的膜层进行第3次光刻时，所述抗刻蚀层110可以起到自对准的作用，即使光刻过程中出现对准偏差，由于介质层111和抗刻蚀层110的刻蚀速率不同，使得形成的图案完全是通过刻蚀介质层111形成的，从而可以提高所述图案的形成质量。在后续进行第三次光刻工艺时，能够通过抗刻蚀层实现“自
对准”，提高了光刻过程中的对准精度，可以在即使图形尺寸接近设备参数极限的情况下，也能够实现后端加工工艺中对更小尺寸的图形的加工，保证加工质量的同时降低生产成本。
128.所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
129.虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。