半导体器件制作的制作方法

1.本申请描述了总体上涉及半导体存储器件以及形成半导体存储器件的制作工艺的实施例。


背景技术：

2.半导体制造商开发出了垂直器件技术，例如，三维(3d)nand闪存存储技术等，从而在不需要更小的存储单元的情况下实现更高的数据存储密度。在一些示例中，一种3d nand存储器件包括核心区和阶梯区。核心区包括由交替的栅极层和绝缘层构成的堆叠体。由交替的栅极层和绝缘层构成的该堆叠体用于形成垂直堆叠的存储单元。阶梯区包括呈现台阶阶梯形式的相应栅极层，从而有助于形成与相应栅极层的触点。这些触点用于将驱动电路连接至相应栅极层，以控制堆叠的存储单元。


技术实现要素：

3.本公开的各个方面提供了用于制作半导体器件的方法。在一些示例中，一种用于制作半导体器件的方法包括形成具有第一区域和第二区域的层堆叠体。所述层堆叠体包括至少第一层。之后，该方法在第一区域中，在层堆叠体上形成硬掩模层。之后，该方法包括在半导体器件的第二区域中将层堆叠体图案化。在第二区域中对层堆叠体的图案化去除掉层堆叠体在第二区域中的部分，并且暴露出层堆叠体的侧面。该方法进一步包括利用第二层覆盖至少层堆叠体的侧面，所述第二层具有低于第一层的去除速率，并且之后该方法包括去除硬掩模层。
4.在实施例中，第一层包括牺牲层并且第二层包括绝缘层。在一些示例中，第二层在湿法蚀刻剂中具有比第一层低的去除速率。该湿法蚀刻剂包括磷酸。在一些实施例中，该硬掩模层至少包括ta2o5、srtio3、al2o3、tin、w和多晶硅中的至少一者。至少通过该湿法蚀刻剂去除该硬掩模层。
5.在一些实施例中，层堆叠体包括具有交替地堆叠的牺牲层和绝缘层的堆叠体。牺牲层包括在湿法蚀刻剂中具有第一去除速率的第一层。在示例中，为了将该半导体器件的第二区域中的该层堆叠体图案化，该方法包括在第二区域中，在具有牺牲层和绝缘层的堆叠体中形成台阶阶梯。台阶阶梯的侧面可以暴露出牺牲层。
6.在实施例中，为了利用第二层覆盖至少第一区域的侧面，该方法包括在第一区域和第二区域中沉积绝缘填充材料(例如，氧化硅)。该绝缘填充材料可以对第二区域过填充。在示例中，该绝缘填充材料包括氧化硅。为了沉积该氧化硅，在示例中，该方法包括使用四乙氧基硅烷(teos)沉积氧化硅。之后，该方法包括：去除第一区域中的硬掩模层上的氧化硅；以及执行化学机械研磨(cmp)工艺，所述cmp工艺将第二区域中的氧化硅平坦化到与第一区域中的硬掩模层的层级。在示例中，cmp工艺停止在硬掩模层上。之后，可以去除硬掩模层。
7.在另一实施例中，为了利用第二层覆盖至少该层堆叠体的侧面，该方法包括在第
一区域和第二区域中沉积氧化硅层。该氧化硅层与第二区域中的台阶阶梯共形，以覆盖在台阶阶梯的侧面处暴露出的牺牲层，并且去除第一区域中的硬掩模层上的氧化硅层。在示例中，该氧化硅层是使用原子层沉积(ald)来沉积的。之后，使用各向异性蚀刻对氧化硅层进行蚀刻。该各向异性蚀刻在垂直于半导体的主表面的方向上去除氧化硅层。
8.在另一个实施例中，为了以第二层至少覆盖该层堆叠体的侧面，该方法包括将台阶阶梯侧面处的牺牲层氧化，以形成对应于第二层的氧化硅层。在示例中，使用原位蒸汽生成(issg)来将牺牲层氧化。
9.在一些示例中，另一种用于制作半导体器件的方法包括形成具有第一区域和第二区域的层堆叠体。该层堆叠体至少包括第一层。之后，该方法包括在第一区域中，在层堆叠体上形成硬掩模层。之后，该方法包括：将第二区域中的该层堆叠体图案化为台阶阶梯；以及在第一区域和第二区域中沉积绝缘填充材料。对该层堆叠体的图案化去除该层堆叠体在第二区域中的部分，并且因此在第二区域中的该层堆叠体中打开空间。对绝缘填充材料的沉积能够填充第二区域中的该空间。之后，该方法包括：研磨该绝缘材料，直到暴露出硬掩模层为止；以及去除硬掩模层。
10.为了去除硬掩模层，在示例中，该方法包括使用化学机械研磨(cmp)工艺去除硬掩模层。在另一示例中，该方法包括使用利用磷酸的湿法蚀刻清洗设备方案去除硬掩模层。在另一示例中，该方法包括使用化学机械研磨(cmp)工艺和利用磷酸的湿法蚀刻清洗设备方案的组合。
11.本公开的各个方面还提供了一种半导体器件。该半导体器件包括在半导体器件的衬底上交替地堆叠的栅极层和绝缘层。此外，该半导体器件至少包括：在阶梯区中在栅极层和绝缘层中形成的台阶阶梯；以及形成于台阶阶梯的侧壁上的侧壁绝缘层，所述侧壁绝缘层处于台阶阶梯与填充阶梯区中的空间的绝缘填充材料之间。
12.在一些实施例中，侧壁绝缘层具有不同于绝缘填充材料的密度。在实施例中，侧壁绝缘层具有比绝缘填充材料高的密度。
13.在一些示例中，侧壁绝缘层包括氧化硅，并且绝缘填充材料包括氧化硅。在示例中，侧壁绝缘层是基于原子层沉积(ald)形成的。在另一示例中，侧壁绝缘层是基于原位蒸汽生成(issg)形成的。在一些实施例中，绝缘填充材料是使用四乙氧基硅烷(teos)形成的。
附图说明
14.通过结合附图阅读下述详细描述，本发明的各个方面将得到最佳的理解。应当指出，根据本行业的惯例，各种特征并非是按比例绘制的。实际上，为了讨论的清楚起见，可以任意增大或者缩小各种特征的尺寸。
15.图1a
‑
1d示出了根据本公开的一些实施例的在半导体存储器件的制作期间的硬掩模的示例性使用。
16.图2示出了根据本公开的一些实施例的概括工艺示例的流程图。
17.图3a
‑
3d示出了根据本公开的实施例的去除硬掩模层的示例性技术。
18.图4a
‑
4e示出了根据本公开的实施例的去除硬掩模层的另一种示例性技术。
19.图5a
‑
5d示出了根据本公开的实施例的去除硬掩模层的示例性技术。
具体实施方式
20.下文的公开内容提供了用于实施所提供的主题的不同特征的很多不同实施例或示例。下文描述了部件和布置的具体示例以简化本公开内容。当然，这些只是示例，并非意在构成限制。例如，下文的描述当中的在第二特征上或之上形成第一特征可以包括将所述第一特征和第二特征被形成为直接接触的实施例，并且还可以包括可以在所述第一特征和第二特征之间形成额外的特征从而使得所述第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复使用作为附图标记的数字和/或字母。这种重复的目的是为了简化和清楚的目的，并且其本身并不指示在所讨论的各种实施例和/或配置之间的关系。
21.此外，文中为了便于说明，可以利用空间相对术语，例如，“下面”、“以下”、“下方”、“以上”、“上方”等，以描述一个元件或特征与其他元件或特征的如图所示的关系。空间相对术语意在包含除了附图所示的取向之外的处于使用或操作中的器件的不同取向。装置可以具有其他取向(旋转90度或者处于其他取向上)，并照样相应地解释文中使用的空间相对描述词。
22.一般地，相对于单晶圆生产，优选采取批量(batch)生产，以实现(例如)设备成本下降、加工周期缩短、加工效率提高等。例如，可以在半导体加工当中使用硬掩模作为蚀刻掩模，而不使用被称为软抗蚀剂或软掩模的聚合物或其他有机抗蚀剂材料。在一些示例中，硬掩模由具有高介电常数(例如，κ高于4)的材料形成，这种材料被称为高k材料，例如，ta2o5、srtio3、al2o3等。在其他示例中，硬掩模可以包括金属，诸如tin、w等。在其他示例中，硬掩模可以包括多晶硅。在蚀刻工艺之后，可能需要去除硬掩模。在一些示例中，可以使用利用磷酸的湿法蚀刻清洗设备(wet bench)方案或者利用硫酸的单晶圆方案来去除硬掩模。在湿法蚀刻清洗设备方案中，一组晶圆(例如，多达50个晶圆)被浸泡在磷酸浴中，并且同时受到处理。在单晶圆方案中，加工设备包括用于容纳单个晶圆的室(chamber)。该室被配置为提供硫酸，以去除该单个晶圆上的硬掩模。在单晶圆方案中，每一晶圆被分别载入到该室中，在该室中受到处理，并且从该室卸载。
23.湿法蚀刻清洗设备方案可以优选用于实现更高的生产率，然而磷酸对其他材料(例如，氮化硅等)可能具有相对较高的蚀刻速率，因此湿法蚀刻清洗设备方案中的对磷酸的使用可能对晶圆上的某些部分(例如，氮化硅层等)造成损伤。
24.在一些实施例中，使用硬掩模来覆盖在半导体器件的第一区域和第二区域中延伸的层堆叠体上的第一区域。该层堆叠体至少包括第一层(例如，氮化硅)，所述第一层在用于去除硬掩模的湿法蚀刻剂中具有第一去除速率。可以对半导体器件的第二区域中的层堆叠体执行蚀刻工艺，同时通过硬掩模来保护第一区域。对第二区域中的该层堆叠体的蚀刻至少从第一区域的侧面暴露出第一层。本公开提供了用于利用第二层来至少覆盖第一区域的该侧面的技术，所述第二层在湿法蚀刻剂中具有比第一层低的去除速率。因此，在使用湿法蚀刻剂来去除硬掩模时，第二层能够保护第一层。
25.在一些示例中，可以使用中心驱动架构形成三维(3d)存储器件，该架构将被配置用于驱动存储阵列中的晶体管的栅极的阶梯设置在存储阵列的中间。例如，将阶梯区设置在存储阵列的第一部分和第二部分之间，并且存储阵列的第一部分和第二部分通过桥部分连接。在一些实施例中，为了在阶梯区中形成阶梯，可以通过硬掩模保护桥部分。在形成阶
梯之后需要去除硬掩模。
26.根据本公开的一些方面，阶梯形成在各个包括氮化硅的膜中，并且利用磷酸的湿法蚀刻清洗设备方案的使用可能对氮化硅膜造成损伤。本公开提供了用于保护氮化硅膜的技术，因此能够使用利用磷酸的湿法蚀刻清洗设备方案来去除硬掩模。在一些实施例中，在使用利用磷酸的湿法蚀刻清洗设备方案来去除硬掩模之前，可以形成氧化硅，以防止暴露氮化硅膜。在磷酸中，氧化硅具有比氮化硅低的去除速率，并且能够在使用利用磷酸的湿法蚀刻清洗设备方案时保护氮化硅膜。
27.图1a
‑
1d示出了根据本公开的一些实施例的在半导体存储器件100中的阶梯的形成期间使用硬掩模的示例。
28.图1a示出了根据本公开的一些实施例的在形成阶梯之前的半导体存储器件的透视图。半导体存储器件100包括形成于阵列区101(又称为第一区域，例如，被示为101(l)、101(b)和101(r))中的存储阵列，并且包括用于形成到存储阵列的栅极层的触点的阶梯区102(又称为第二区域)。阶梯区102设置在阵列区101的中央。例如，阵列区101包括左侧部分101(l)、右侧部分101(r)和桥部分101(b)。左侧部分101(l)和右侧部分101(r)通过桥部分101(b)互连。在一些示例中，阶梯区102被左侧部分101(l)、右侧部分101(r)和桥部分101(b)包围。
29.注意，半导体存储器件100可以是任何适当器件，例如，存储电路、具有形成于半导体管芯上的存储电路的该半导体管芯、具有形成于半导体晶圆上的多个半导体管芯的该半导体晶圆、具有键合到一起的半导体管芯的堆叠体的半导体芯片、包括组装在封装衬底上的一个或多个半导体管芯或芯片的半导体封装等等。
30.还应当指出，半导体存储器件100可以包括其他适当电路(未示出)，诸如形成于同一衬底或其他适当衬底上并且与存储单元阵列适当耦接的逻辑电路、电源电路等。
31.一般地，半导体存储器件100包括衬底(例如，晶圆衬底)，并且存储阵列可以形成在衬底上。为了简单起见，将衬底的主表面称为x
‑
y平面，并且将垂直于该主表面的方向称为z方向。
32.在一些实施例中，可以将存储阵列形成为处于层堆叠体中的沟道结构的阵列，并且沟道结构可以是在阶梯之前形成的。应当指出，半导体存储器件100可以是通过各种制作技术形成的，诸如先栅极(gate
‑
first)技术、后栅极(gate
‑
last)技术等。在先栅极技术中，可以在形成沟道结构之前形成栅极层。在后栅极技术中，在形成沟道结构之后通过利用栅极层代替牺牲层来形成栅极层。尽管在下文的描述中使用后栅极技术来例示用于去除硬掩模的技术，但是可以对该描述做出适当修改，以用在先栅极技术当中。
33.图1a还示出了半导体存储器件100的部分110的放大截面图(例如，在z
‑
x平面内)。半导体存储器件100的部分110位于阵列区101内。阵列区101的其他部分可以与部分110类似地配置。
34.如通过部分110所示，沟道结构111形成于具有牺牲层和绝缘层的堆叠体120中。在一些实施例中，具有牺牲层和绝缘层的堆叠体120包括交替地堆叠的牺牲层122和绝缘层123。牺牲层122和绝缘层123被配置为形成垂直地堆叠的晶体管。在一些示例中，形成于堆叠体120中的晶体管可以包括一个或多个底部选择晶体管、存储单元以及一个或多个顶部选择晶体管。在一些示例中，晶体管可以包括一个或多个伪选择晶体管。牺牲层122以后将
被对应于晶体管的栅极的栅极层替代。
35.在一些示例中，牺牲层122可以是氮化硅层。牺牲层122以后可以被由栅极堆叠材料构成的栅极层替代，所述栅极堆叠材料例如为高介电常数(高k)栅极绝缘体层、金属栅极(mg)电极等。绝缘层123由诸如二氧化硅等的绝缘材料构成。
36.此外，沟道结构111形成于具有牺牲层和绝缘层的堆叠体120中，并且垂直地(沿z方向)延伸到堆叠体120中。在一些实施例中，沟道结构111具有柱形，其沿垂直于衬底的主表面(例如，x
‑
y平面)的方向的z方向延伸。在实施例中，沟道结构111在x
‑
y平面上按照圆形形状由材料形成，并且沿z方向延伸。例如，沟道结构111包括功能层，诸如阻挡绝缘层131(例如，二氧化硅)、电荷储集层(例如，氮化硅)132、隧道绝缘层133(例如，二氧化硅)、半导体层134和绝缘层135，它们在x
‑
y平面上具有圆形，并且在z方向上延伸。
37.在形成沟道结构111的示例中，可以向具有牺牲层和绝缘层的堆叠体120中形成针对沟道结构111的开口，并且该开口被称为沟道孔。阻挡绝缘层131(例如，二氧化硅)形成于沟道孔的侧壁上，并且之后从侧壁顺次地堆叠电荷储集层(例如，氮化硅)132、隧道绝缘层133、半导体层134和绝缘层135。半导体层134可以是任何适当半导体材料，诸如多晶硅或单晶硅，并且该半导体材料可以是未掺杂的，或者可以包括p型或n型掺杂剂。在一些示例中，该半导体材料是未掺杂的本征硅材料。然而，由于缺陷的原因，在一些示例中，本征硅材料可能具有在10
10
cm
‑3的量级的载流子密度。绝缘层135由诸如二氧化硅和/或氮化硅的绝缘材料形成，并且/或者可以被形成为空气间隙。
38.图1a还示出了半导体存储器件100的部分115的放大截面图(例如，在z
‑
x平面内)。半导体存储器件100的部分115位于阶梯区102中并且在z方向上具有与部分110相同的范围。部分115包括具有牺牲层和绝缘层的堆叠体120。
39.部分115包括从阵列区101延伸到阶梯区102中的、具有牺牲层和绝缘层的堆叠体120。将在阶梯区102内的具有牺牲层和绝缘层的堆叠体120中形成阶梯。
40.在制作期间，在一些示例中，在阵列区101和阶梯区102中形成具有牺牲层和绝缘层的堆叠体120。例如，在衬底(未示出)上交替地沉积针对堆叠体120的牺牲层和绝缘层。该衬底可以是任何适当衬底，诸如硅(si)衬底、锗(ge)衬底、硅锗(sige)衬底和/或绝缘体上硅(soi)衬底。该衬底可以是体块(bulk)晶圆或者外延层。在一些示例中，绝缘层由诸如二氧化硅等的绝缘材料构成，并且牺牲层由氮化硅构成。
41.此外，在阵列区101中的具有牺牲层和绝缘层的堆叠体120中形成沟道结构，例如，沟道结构111等。例如，使用光刻技术在光致抗蚀剂和/或硬掩模层内限定沟道孔的图案，并且使用蚀刻技术将所述图案转移到具有牺牲层和绝缘层的堆叠体120中。因此，在阵列区101中的具有牺牲层和绝缘层的堆叠体120中形成沟道孔。
42.之后，在沟道孔中形成沟道结构，例如，沟道结构111等。在示例中，阻挡绝缘层(例如，二氧化硅)形成于沟道孔的侧壁上，并且之后从侧壁顺次地堆叠电荷储集层(例如，氮化硅)、隧道绝缘层、半导体层和绝缘层。
43.应当指出，上文的制作工艺只是形成沟道结构111的示例。可以对该制作工艺做出适当修改，以形成其他适当沟道结构，例如，基于多构成级(multi
‑
deck)技术的沟道结构，所述多构成级技术使用接头(joint)结构对例如沟道结构的两个部分进行互连。
44.在一些实施例中，可以在形成沟道结构之后在阶梯区102中形成阶梯。在示例中，
沉积硬掩模层。
45.图1b示出了根据本公开的一些实施例的在沉积硬掩模层140之后的半导体存储器件100的透视图。在示例中，硬掩模层140由高k材料形成，诸如ta2o5、srtio3、al2o3等。可以使用诸如tin、w、多晶硅等的其他适当材料作为硬掩模层140。应当指出，在一些实施例中，硬掩模层140可以包括多层不同材料。硬掩模层140可以是通过任何适当技术沉积的，诸如化学气相沉积(cvd)、低压cvd、等离子体增强cvd等。
46.之后，对硬掩模层140适当图案化，从而暴露出阶梯区102。
47.图1c示出了根据本公开的一些实施例的在硬掩模层140被图案化之后的半导体存储器件100的透视图。可以使用任何适当技术对硬掩模层140图案化。在示例中，使用光刻技术在光致抗蚀剂中从光掩模(被称为阶梯区光掩模)限定阶梯区102的图案，并且使用蚀刻技术将光致抗蚀剂中的图案转移到硬掩模层140中。因此，去除了硬掩模层140的处于阶梯区102以上的部分。硬掩模层140可以保持覆盖阵列区101。
48.之后，在阶梯区102中适当地形成阶梯。
49.图1d示出了根据本公开的一些实施例的在阶梯区102中形成阶梯之后的半导体存储器件100的透视图。
50.在一些示例中，根据多级别阶梯架构在交替设置的牺牲层和绝缘层的堆叠体中形成台阶阶梯，如2019年11月15日提交的本申请人的共同未决申请16/684,844中所公开的，该申请通过引用将其全文并入本文。例如，三个级别的阶梯架构包括区段(section)级别、组(group)级别和划分(division)级别。例如，将堆叠体120划分成6个区段堆叠体。每一区段堆叠体被进一步划分成6个组堆叠体。之后，每一组堆叠体被划分成5个划分。每一划分包括层对。在一些实施例中，对不同区段堆叠体的台阶阶梯(stair step)可以是同时形成的(例如，在相同的修整
‑
蚀刻循环中)，并且之后使用切削(chop)工艺去除层，并且将不同区段堆叠体的台阶阶梯移至适当的区段层。因此，能够降低修整
‑
蚀刻循环的总数。
51.在示例中，可以使用被称为软掩模层(未示出)的掩模层来形成阶梯区102的多个部分(例如，区段区域151
‑
156)中的类似台阶阶梯。软掩模层覆盖阵列区101以及阶梯区102的一些部分。在一些实施例中，软掩模层可以包括光致抗蚀剂或基于碳的聚合物材料，并且可以是使用如光刻的图案化工艺形成的。
52.在一些实施例中，可以通过使用软掩模层施加反复蚀刻
‑
修整工艺来形成对台阶阶梯的划分。该反复蚀刻
‑
修整工艺包括具有蚀刻工艺和修整工艺的多个循环。在蚀刻工艺期间，可以去除堆叠体的具有暴露的表面(从软掩模层和硬掩模层140两者暴露出)的部分。在示例中，蚀刻深度等于牺牲层和绝缘层对。在示例中，用于绝缘层的蚀刻工艺可以具有相对于牺牲层的高选择性，和/或反之。
53.在一些实施例中，可以通过各向异性蚀刻(诸如反应离子蚀刻(rie)或其他干法蚀刻工艺)执行对该堆叠体的蚀刻。在一些实施例中，绝缘层为二氧化硅。在该示例中，对二氧化硅的蚀刻可以包括使用基于氟的气体(例如，氟化碳(cf4)、六氟乙烷(c2f6)、chf3或c3f6)和/或任何其他适当气体的rie。在一些实施例中，可以利用定时蚀刻方案。在一些实施例中，牺牲层是氮化硅。在该示例中，对氮化硅的蚀刻可以包括使用o2、n2、cf4、nf3、cl2、hbr、bcl3和/或其组合的rie。用以去除单层堆叠体的方法和蚀刻剂不应受到本公开实施例的限制。
54.修整工艺包括对软掩模层施加适当蚀刻工艺(例如，各向同性干法蚀刻)，从而可以在x
‑
y平面上从边缘将软掩模层横向回拉(例如，向内缩小)。在一些实施例中，修整工艺可以包括干法蚀刻，例如，使用o2、ar、n2等的rie。
55.在修整软掩模层之后，暴露出初始堆叠体的最顶层级的对应于例如台阶阶梯的部分，并且初始堆叠体的最顶层级的其他部分保持被软掩模层覆盖。下一个循环的蚀刻
‑
修整工艺继续进行所述蚀刻工艺。在形成台阶阶梯之后，可以去除软掩模层。
56.应当指出，在修整工艺期间可以将处于桥部分101(b)以上的软掩模层回拉，然而硬掩模层140仍然覆盖桥部分101(b)，并且保护桥部分101(b)在蚀刻
‑
修整工艺期间免受蚀刻。
57.此外，在一些示例中，在顶部区段层中形成用于多个阶梯区段的组台阶阶梯。在一些示例中，使用掩模层并且对该掩模层施加修整工艺，以形成用于形成组台阶阶梯的蚀刻掩模。
58.在一些实施例中，可以通过使用掩模层施加反复蚀刻
‑
修整工艺而形成组台阶阶梯，其与用于形成划分台阶阶梯的反复蚀刻
‑
修整工艺类似。在示例中，每一组台阶阶梯包括多个层对，例如，示例中的6个层对。然后，蚀刻工艺对与组台阶阶梯的高度相对应的适当层(例如，具有交替的牺牲层和绝缘层的六个层对)进行蚀刻。
59.在示例中，通过蚀刻
‑
修整工艺，在区段区域151
‑
156中，在堆叠体120的顶部区段层(例如，用于存储单元的顶部的30个层对)中形成台阶阶梯。此外，在不同阶梯区段区域处执行切削工艺，以将台阶阶梯移至堆叠体120的适当区段。对区段区域152施加的切削工艺能够去除30个层对；对区段区域153施加的切削工艺能够去除60个层对；对区段区域154施加的切削工艺能够去除120个层对；对区段区域155施加的切削工艺能够去除90个层对；等等。
60.应当指出，在图1d的示例中，划分台阶阶梯是沿y方向形成的；组台阶阶梯是沿x方向形成的。根据本公开的一个方面，由于硬掩模层140的原因，在形成台阶阶梯期间保护桥部分101(b)免受蚀刻工艺影响。阶梯区102中的台阶阶梯上的牺牲层连接至桥部分101(b)中的对应牺牲层、并且连接至阵列区101的其他部分中的对应牺牲层。以后，在以实际栅极层代替牺牲层并且在阶梯区内形成触点时，触点可以将栅极控制线(例如，字线)连接至垂直地堆叠的晶体管的栅极端子。
61.在一些实施例中，可以通过各向异性蚀刻(诸如反应离子蚀刻(rie)或其他干法蚀刻工艺)执行对层对(包括绝缘层和牺牲层)的蚀刻。在一些实施例中，绝缘层为二氧化硅。在该示例中，对二氧化硅的蚀刻可以包括使用基于氟的气体(例如，氟化碳(cf4)、六氟乙烷(c2f6)、chf3或c3f6)和/或任何其他适当气体的rie。在一些实施例中，牺牲层是氮化硅。在该示例中，对氮化硅的蚀刻可以包括使用o2、n2、cf4、nf3、cl2、hbr、bcl3和/或其组合的rie。用以去除单层堆叠体的方法和蚀刻剂不应受到本公开实施例的限制。
62.在阶梯区102中形成台阶阶梯之后，可以去除硬掩模层140。
63.应当指出，在形成这些台阶阶梯之后，从桥部分108的侧壁并且从台阶阶梯的侧面暴露出牺牲层122。本公开提供了使用利用磷酸的湿法蚀刻清洗设备方案去除硬掩模层140而不对牺牲层122造成损害的技术。具体地，在一些实施例中，可以在去除硬掩模层140之前，通过氧化硅覆盖由于在台阶阶梯的形成期间的蚀刻工艺而暴露的氮化硅层(例如，牺牲
层122)。通过氧化硅的覆盖可以保护氮化硅层不暴露于在用以去除硬掩模层140的湿法蚀刻清洗设备方案中使用的磷酸之下。
64.图2示出了概括根据本公开的一些实施例的用于制作半导体器件的工艺的流程图。该工艺开始于s201，并且进行至s210。
65.在s210处形成层堆叠体。该层堆叠体包括第一区域和第二区域。该层堆叠体至少包括第一层。在示例中，在阵列区101和阶梯区102中形成具有牺牲层122和绝缘层123的堆叠体120。
66.在s220处，在第一区域中的层堆叠体上形成硬掩模层。例如，形成硬掩模层140。硬掩模层140保持覆盖阵列区101。
67.在s230处，将第二区域中的层堆叠体图案化为台阶阶梯。对第二区域中的层堆叠体的图案化去除了层堆叠体的部分，并且暴露出层堆叠体的侧面。例如，可以将阶梯区102图案化以形成台阶阶梯。牺牲层122可以从台阶阶梯的侧面以及从桥部分101(b)的侧壁暴露。
68.在s240处，利用第二层覆盖层堆叠体的该侧面，该第二层(例如，在湿法蚀刻剂中)具有比第一层低的去除速率。在示例中，第二层是氧化硅，所述第二层可以形成在桥部分101(b)的侧壁上以及在台阶阶梯的侧面上，以在一些示例中保护作为该第一层的牺牲层。氧化硅在磷酸中具有比可以用于牺牲层的氮化硅低的去除速率。可以使用各种技术，并且将关于图3a
‑
3d、图4a
‑
4e和图5a
‑
5d详细描述各种技术。
69.在s250处，去除硬掩模层。例如，可以通过利用磷酸的湿法蚀刻清洗设备方案去除硬掩模层140。之后，该工艺继续进行。
70.图3a
‑
3d示出了根据本公开的实施例的去除硬掩模层的技术的示例。该技术可以沉积用于平坦化的绝缘层，并且之后暴露出硬掩模并且去除硬掩模。图3a
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3d示出了沿图1d中所示的a
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a’线的半导体存储器件(例如半导体存储器件100)的截面图(例如，在z
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x平面上)。应当指出，尽管图3a
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3b示出了沿a
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a’线的截面图，但是可以对这些视图做适当调整以得到沿b
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b’线的截面图。
71.图3a示出了在沉积用于平坦化的绝缘层之后的半导体存储器件100的截面图。在图3a的示例中，在阶梯区102中，沿x方向形成了组台阶阶梯，每一组台阶阶梯包括5个层对。例如，图3a示出了具有交替堆叠的五个牺牲层122和五个绝缘层123的组阶梯125的放大图。应当指出，组台阶阶梯可以包括其他适当数量的层对，例如3个、4个、6个、7个等。
72.在图3a示例中，沉积绝缘填充材料161。在一些示例中，绝缘填充材料161用于平坦化并且对阶梯区102过填充。在示例中，绝缘填充材料161是使用四乙氧基硅烷(teos)形成的。将teos转化为作为绝缘填充材料161来沉积的氧化硅。相较于阵列区101而言，teos可以在阶梯区102中进行绝缘填充材料161的过填充，并且降低在阶梯区102和阵列区101之间的不平齐性(unevenness)。
73.对绝缘填充材料161的沉积覆盖了包括阵列区101和阶梯区102两者的表面。之后，可以暴露出阵列区101。
74.图3b示出了在暴露出阵列区101之后半导体存储器件100的截面图(例如，在z
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x平面上)。例如，使用光刻技术来在光致抗蚀剂中从光掩模(被称为阵列区光掩模)限定阵列区101的图案，并且使用蚀刻工艺将该图案从光致抗蚀剂转移到绝缘填充材料161中。该蚀刻
工艺可以停止在硬掩模层140上。由于蚀刻轮廓的原因，暴露出硬掩模层140的大部分，并且一些硬掩模层140可以仍然被绝缘填充材料161覆盖。
75.在一些实施例中，执行适当的平坦化工艺，以获得相对平坦的表面。在示例中，施加化学机械研磨(cmp)工艺，以去除多余绝缘填充材料161，并且可以使用硬掩模层140作为针对cmp工艺的停止层。
76.图3c示出了在平坦化工艺之后的半导体存储器件100的截面图(例如，在z
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x平面中)。在平坦化工艺之后，硬掩模层140可以被完全暴露出。要注意，阶梯区102被绝缘填充材料161覆盖，其能够保护从桥部分101(b)的侧壁以及从台阶阶梯的侧面暴露出的牺牲层122。
77.之后，可以适当地去除硬掩模层140。在实施例中，通过能够去除高k材料的另一cmp工艺去除硬掩模层140。在另一个实施例中，通过利用磷酸的湿法蚀刻清洗设备方案去除硬掩模层140。在另一示例中，通过cmp工艺和利用磷酸的湿法蚀刻清洗设备方案的组合去除硬掩模层140。
78.图3d示出了在去除硬掩模层140之后的半导体存储器件100的截面图(例如，在z
‑
x平面上)。该制作工艺可以继续进行，例如，利用栅极层代替牺牲层，形成触点，以及形成金属层等。
79.图4a
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4e示出了根据本公开的实施例的去除硬掩模层的另一技术的示例。该技术可以在阶梯区的侧壁上形成薄绝缘层，以在对硬掩模的去除期间保护牺牲层。图4a
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4e示出了沿图1d中所示的b
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b’线的半导体存储器件(例如半导体存储器件100)的截面图(例如，在z
‑
y平面上)。应当指出，尽管图4a
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4e示出了沿b
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b’线的截面图，但是可以对这些视图做适当调整以得到沿a
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a’线的截面图。
80.图4a示出了在阶梯区102中形成台阶阶梯之后半导体存储器件100的截面图。在图4a的示例中，在阶梯区102中，在y方向上形成划分台阶阶梯，每一划分台阶阶梯包括一个层对(一个牺牲层122和一个绝缘层123)。如图4a中所示，在对阶梯的形成期间，桥部分101(b)受到硬掩模层140保护，牺牲层122可以在桥部分101(b)的侧壁处以及阶梯的侧面处被暴露。
81.之后，沉积绝缘层162。在示例中，绝缘层162包括使用原子层沉积(ald)进行沉积的氧化硅。因此，绝缘层162相对较薄并且与台阶阶梯共形。
82.图4b示出了在沉积绝缘层162之后的半导体存储器件100的截面图。在图4b的示例中，绝缘层162与阶梯区102中的台阶阶梯的形状共形。例如，绝缘层162例如在硬掩模层140的顶表面上、在桥部分101(b)的侧壁上、在台阶阶梯的顶表面上、在台阶阶梯的侧面上等等，均具有大约相同的厚度(d)。
83.此外，可以执行蚀刻工艺，从而在z方向上减薄和/或去除绝缘层162。在示例中，可以使用各向异性蚀刻工艺，以去除位于硬掩模层140的顶表面上和位于台阶阶梯的顶表面上的绝缘层162，但是留下位于桥部分101(b)的侧壁上和台阶阶梯的侧面上的绝缘层162。该各向异性蚀刻工艺可以在z方向上蚀刻绝缘层162，因此侧壁上的绝缘层162的大部分保留在侧壁上，并且能够保护牺牲层122，使牺牲层122在对硬掩模层140的去除期间不暴露在蚀刻剂下。侧壁上的绝缘层162可以被称为侧壁绝缘层。
84.图4c示出了在该蚀刻工艺之后的半导体存储器件100的截面图。如图4c中所示，桥
部分101(b)的侧壁和台阶阶梯的侧面被绝缘层162覆盖。该各向异性蚀刻工艺去除了硬掩模层140上的绝缘层162以及在台阶阶梯的顶表面上的绝缘层162。应当指出，每一台阶阶梯包括处于牺牲层122的顶部上的绝缘层123。在去除了台阶阶梯的顶表面上的绝缘层162时，绝缘层123仍然保护牺牲层122的顶表面，并且牺牲层122的侧面能够被绝缘层162保护。
85.之后，可以应用利用磷酸的湿法蚀刻清洗设备方案来去除硬掩模层140。
86.图4d示出了在利用磷酸的湿法蚀刻清洗设备方案之后的半导体存储器件100的截面图。如图4d所示，去除硬掩模层140。由于桥部分101(b)的侧壁、台阶阶梯的侧面被绝缘层162覆盖，台阶阶梯的顶表面被绝缘层123覆盖，因此能够保护牺牲层122不受磷酸损害。
87.之后，该制作工艺可以继续进行，例如，执行平坦化，利用栅极层代替牺牲层，形成触点，以及形成金属层等。
88.图4e示出了半导体存储器件100的截面图。如图4e所示，绝缘填充材料161可以用于平坦化。此外，利用栅极层127代替牺牲层123。在一些示例中，绝缘层162是使用ald工艺沉积的氧化硅，并且绝缘填充材料161是使用基于teos的沉积工艺来沉积的氧化硅。绝缘层162可以具有比绝缘填充材料161高的密度。
89.图5a
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5d示出了根据本公开的实施例的用于去除硬掩模层的另一技术的示例。该技术可以在阶梯区的侧壁上形成薄绝缘层，以在对硬掩模的去除期间保护牺牲层。图5a
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5d示出了沿图1d中所示的b
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b’线的半导体存储器件(例如半导体存储器件100)的截面图(例如，在z
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y平面上)。应当指出，尽管图5a
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5d示出了沿b
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b’线的截面图，但是可以对这些视图做适当调整以得到沿a
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a’线的截面图。
90.图5a示出了在阶梯区102中形成台阶阶梯之后的半导体存储器件100的截面图。在图5a的示例中，在阶梯区102中，在y方向上形成划分台阶阶梯，每一划分台阶阶梯包括一个层对(一个牺牲层122和一个绝缘层123)。如图5a中所示，在对阶梯的形成期间，桥部分101(b)受到硬掩模层140保护，牺牲层122可以在桥部分101(b)的侧壁处以及台阶阶梯的侧面处被暴露。
91.在一些示例中，在阶梯区102中形成台阶阶梯之后，基于原位蒸汽生成(in situ stram generation，issg)来处理半导体器件100，以从所述侧面使牺牲层122氧化，并且在桥部分101(b)的侧壁以及台阶阶梯的侧面上形成氧化硅。
92.issg是低压工艺(通常低于20托)，其中，将预混合的h2和o2直接引入到工艺室，而无需预燃。工艺气体(例如，纯h2和o2)在联腔(plenum)中混合，之后被注入到室中，在所述室中，工艺气体跨越受到卤钨灯加热的旋转晶圆来流动。在h2和o2之间的反应发生在靠近晶圆表面处，因为热晶圆起到点火源的作用。issg可以使暴露的氮化硅氧化并且形成氧化硅。
93.图5b示出了在issg工艺之后的半导体存储器件100的截面图。在图5b的示例中，issg使从桥部分101(b)的侧壁和从台阶阶梯的侧面暴露出的牺牲层122氧化，并且形成用于覆盖桥部分101(b)的侧壁并且覆盖台阶阶梯的侧面的氧化硅层163。用于覆盖桥部分101(b)的侧壁并且覆盖台阶阶梯的侧面的氧化硅层163可以被称为侧壁绝缘层。
94.之后，可以应用利用磷酸的湿法蚀刻清洗设备方案来去除硬掩模层140。
95.图5c示出了在利用磷酸的湿法蚀刻清洗设备方案之后的半导体存储器件100的截面图。如图5c所示，去除硬掩模层140。由于桥部分101(b)的侧壁、台阶阶梯的侧面被绝缘层163覆盖，台阶阶梯的顶表面被绝缘层123覆盖，因此能够保护牺牲层122不受磷酸损害。
96.之后，该制作工艺可以继续进行，例如，执行平坦化，利用栅极层代替牺牲层，形成触点，以及形成金属层等。
97.图5d示出了半导体存储器件100的截面图。如图5d所示，绝缘填充材料161可以用于平坦化。此外，利用栅极层127代替牺牲层123。在一些示例中，绝缘层163是使用issg工艺形成的氧化硅，并且绝缘填充材料161是使用基于teos的沉积工艺来沉积的氧化硅。绝缘层163可以具有比绝缘填充材料161高的密度。
98.前文概述了若干实施例的特征，从而使本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当认识到他们可以容易地使用本公开作为基础来设计或者修改其他的工艺和结构，以实施与文中介绍的实施例相同的目的和/或实现与之相同的优点。本领域技术人员还应当认识到，这样的等价设计不脱离本公开的实质和范围，而且他们可以做出本文中的各种变化、替换和更改，而不脱离本公开的实质和范围。