半导体装置的制作方法

相关申请的交叉引用

本申请要求于2020年2月14日在韩国知识产权局提交的韩国专利申请no.10-2020-0018452的优先权，该申请的公开内容以引用方式全部并入本文中。

本发明构思涉及一种半导体装置，更具体地，涉及一种包括电容器的半导体装置。

背景技术：

随着半导体装置发展成高集成度，期望电容器在有限的面积中具有高电容。电容器的电容与电极的表面和介电层的介电常数成正比，而与介电层的等效氧化物厚度成反比。电容器底部电极的长宽比越高，电容器的电容越大。因此，已经对用于形成长宽比高的电容器的处理技术进行了各种研究。

技术实现要素：

本发明构思的一些示例实施例提供了一种具有改善的电特性的半导体装置及其制造方法。

本发明构思的一些示例实施例提供了一种具有高集成度的半导体装置及其制造方法。

根据本发明的示例性实施例，半导体装置包括存储数据的存储器单元电容器。存储器单元电容器包括：多个底部电极，其位于衬底上，并且在相对于衬底的顶表面的竖直方向上延伸，多个底部电极在与衬底的顶表面平行的第一方向上彼此间隔开；上支撑图案，其位于多个底部电极的上侧表面上；以及下支撑图案，其位于多个底部电极的下侧表面上。下支撑图案设置在衬底与上支撑图案之间，并且多个底部电极中的第一底部电极包括与下支撑图案的底表面邻近的第一凹部。

根据本发明的示例性实施例，半导体装置包括：多个底部电极，其位于衬底上，并且在相对于衬底的顶表面的竖直方向上延伸，多个底部电极在与衬底的顶表面平行的第一方向上彼此间隔开；下支撑图案，其位于多个底部电极的下侧表面上；上支撑图案，其位于下支撑图案上以及多个底部电极的上侧表面上；顶部电极，其填充多个底部电极之间的空间、衬底与下支撑图案之间的空间以及下支撑图案与上支撑图案之间的空间；以及介电层，其位于顶部电极与上支撑图案和下支撑图案中的每一个之间以及顶部电极与多个底部电极中的每一个之间。多个底部电极中的第一底部电极包括与下支撑图案的底表面邻近的第一凹部和与下支撑图案的顶表面邻近的第二凹部。

根据本发明的示例性实施例，制造半导体装置的方法包括：在衬底上顺序地形成第一模制层、下支撑层、第二模制层和上支撑层；在衬底上形成穿透第一模制层、下支撑层、第二模制层和上支撑层的多个底部电极；将上支撑层图案化以形成具有至少一个上开口的上支撑图案；经由至少一个上开口去除第二模制层以部分地暴露多个底部电极的上侧表面；将下支撑层图案化以形成具有至少一个下开口的下支撑图案；经由至少一个下开口去除第一模制层的至少一部分以部分地暴露多个底部电极的下侧表面；以及在去除第一模制层的该至少一部分之后，蚀刻多个底部电极的暴露的下侧表面和的多个底部电极暴露的上侧表面。

附图说明

图1示出了呈现根据本发明构思的一些示例实施例的半导体装置的平面图。

图2示出了沿图1的线i-i’截取的截面图。

图3a和图3b示出了分别呈现图2的部分r1和部分r2的放大图。

图4至图9和图11示出了呈现根据本发明构思的一些示例实施例的制造半导体装置的方法的沿图1的线i-i’截取的截面图。

图10a和图10b示出了分别呈现图9的部分r3和部分r4的放大图。

图12和图13示出了呈现根据本发明构思的一些示例实施例的制造半导体装置的方法的沿图1的线i-i’截取的截面图。

图14示出了呈现根据本发明构思的一些示例实施例的半导体装置的沿图1的线i-i’截取的截面图。

图15示出了呈现图14的部分r5的放大图。

图16至图21示出了呈现根据本发明构思的一些示例实施例的制造半导体装置的方法的沿图1的线i-i’截取的截面图。

图22示出了呈现根据本发明构思的一些示例实施例的半导体装置的沿图1的线i-i’截取的截面图。

图23示出了呈现根据本发明构思的一些示例实施例的半导体装置的单位存储器单元的电路图。

图24示出了部分地呈现根据本发明构思的一些示例实施例的半导体装置的平面图。

图25示出了沿图24的线ii-ii’截取的截面图。

具体实施方式

现在将在下面参照附图详细地描述本发明构思的一些示例实施例。

图1示出了呈现根据本发明构思的一些示例实施例的半导体装置的平面图。图2示出了沿图1的线i-i’截取的截面图。图3a和图3b示出了分别呈现图2的部分r1和部分r2的放大图。

参照图1和图2，层间介电层102可以设置在衬底100上。衬底100可以包括半导体衬底，诸如硅(si)衬底、锗(ge)衬底或硅锗(sige)衬底。层间介电层102可以包括例如从氧化硅、氮化硅和氮氧化硅中选择的至少一种。

导电接触件110和接触焊盘115可以设置在层间介电层102中。导电接触件110中的每一个可以穿透层间介电层102的下部分，并且可以与衬底100电连接。接触焊盘115可以设置在对应的导电接触件110上。接触焊盘115可以穿透层间介电层102的上部分，并且可以与对应的导电接触件110电连接。导电接触件110和接触焊盘115可以包括从半导体材料(例如，多晶硅)、金属半导体化合物(例如，硅化钨)、导电金属氮化物(例如，氮化钛、氮化钽和/或氮化钨)和金属(例如，钛、钨和/或钽)中选择的至少一种。

绝缘层120可以设置在层间介电层102上。绝缘层120可以覆盖层间介电层102的顶表面的至少一部分以及接触焊盘115的顶表面的至少一些部分。例如，绝缘层120可以接触层间介电层102的顶表面的至少一部分和接触焊盘115的顶表面的至少一些部分。绝缘层120可以包括例如从氧化物、氮化物和氮氧化物中选择的至少一种。

多个底部电极be可以被设置为在层间介电层102上彼此水平地间隔开。例如，多个底部电极be可以沿着与衬底100的顶表面100u平行的第一方向d1彼此间隔开。多个底部电极be可以穿透绝缘层120，并且可以与对应的接触焊盘115连接。根据一些示例实施例，多个底部电极be中的每一个可以具有柱形。

下支撑图案130l可以设置在多个底部电极be的下侧表面(即，侧表面的第一部分)上。下支撑图案130l可以接触多个底部电极be的下侧表面。下支撑图案130l可以沿着与衬底100的顶表面100u垂直的第二方向d2与层间介电层102和绝缘层120竖直地间隔开。下支撑图案130l可以具有至少一个下开口180l。在示例实施例中，多个底部电极be可以包括被至少一个下开口180l暴露的多个第一底部电极be1和被下支撑图案130l围绕的多个第二底部电极be2。例如，多个第一底部电极be1的下侧表面可以被下开口180l被部分地暴露并且被下支撑图案130l部分地覆盖，多个第二底部电极be2的下侧表面可以被下支撑图案130l围绕。当在平面中观看时，至少一个下开口180l可以沿着与衬底100的顶表面100u平行并且与第一方向d1相交的第三方向d3延伸，并且还可以沿着多个第一底部电极be1的下侧表面延伸。在实施例中，第一方向d1和第三方向d3可以在它们之间形成锐角。根据一些示例实施例，下支撑图案130l可以具有彼此水平地间隔开的多个下开口180l。多个下开口180l中的每一个可以沿着多个第一底部电极be1中对应的一些第一底部电极be1的下侧表面延伸。

上支撑图案130u可以设置在多个底部电极be的上侧表面(即，侧表面的第二部分)上。上支撑图案130u可以接触多个底部电极be的上侧表面。上支撑图案130u可以沿着第二方向d2与下支撑图案130l竖直地间隔开。上支撑图案130u可以具有至少一个上开口180u。在示例实施例中，多个第一底部电极be1可以被至少一个上开口180u暴露，多个第二底部电极be2可以被上支撑图案130u围绕。例如，多个第一底部电极be1的上侧表面可以被上开口180u部分地暴露并且被上支撑图案130u部分地覆盖，多个第二底部电极be2的上侧表面可以被上支撑图案130u围绕。当在平面中观看时，至少一个上开口180u可以沿着第三方向d3延伸，并且还可以沿着多个第一底部电极be1的上侧表面延伸。至少一个上开口180u可以沿着第二方向d2与至少一个下开口180l竖直地重叠。根据一些示例实施例，上支撑图案130u可以具有彼此水平地间隔开的多个上开口180u。多个上开口180u中的每一个可以沿着多个第一底部电极be1中对应的一些第一底部电极be1的上侧表面延伸。多个上开口180u可以沿着第二方向d2分别与多个下开口180l竖直地重叠。

多个底部电极be可以穿透上支撑图案130u、下支撑图案130l和绝缘层120，并且可以与对应的接触焊盘115连接。多个底部电极be中的每一个的最上表面be_u可以位于与上支撑图案130u的顶表面130uu的高度基本相同的高度处，但是本发明构思不必限于此。与所示出的不同，多个底部电极be中的每一个的最上表面be_u可以位于比上支撑图案130u的顶表面130uu的高度低的高度处。在本公开中，术语“高度”可以是从衬底100的顶表面100u测量的距离。如在本文中使用的诸如“相同”、“等于”、“平面”或“共面”的术语涵盖包括例如由于制造处理而可能发生的变化的近似相同。除非上下文或其它陈述另有指示，否则可以在本文中使用术语“基本”来强调该含义。

顶部电极te可以设置在层间介电层102上，并且可以覆盖多个底部电极be、下支撑图案130l和上支撑图案130u。顶部电极te可以填充多个底部电极be之间的空间、层间介电层102与下支撑图案130l之间的空间以及下支撑图案130l与上支撑图案130u之间的空间。绝缘层120可以插设于顶部电极te与层间介电层102之间。顶部电极te可以通过穿过至少一个上开口180u和至少一个下开口180l来穿透上支撑图案130u和下支撑图案130l。顶部电极te可以通过填充至少一个上开口180u和至少一个下开口180l来穿透上支撑图案130u和下支撑图案130l。例如，顶部电极te可以完全填充至少一个上开口180u和至少一个下开口180l。

介电层140可以插设于顶部电极te与多个底部电极be中的每一个之间、顶部电极te与下支撑图案130l之间以及顶部电极te与上支撑图案130u之间。介电层140可以在顶部电极te与绝缘层120之间延伸。介电层140可以将多个底部电极be与顶部电极te间隔开。

多个底部电极be和顶部电极te可以包括从多晶硅、金属、金属硅化物和金属氮化物中选择的至少一种。介电层140可以包括从氧化物(例如，氧化硅层)、氮化物(例如，氮化硅层)、氮氧化物(例如，氮氧化硅层)和高k电介质(例如，氧化铪层)中选择的至少一种。下支撑图案130l和上支撑图案130u中的每一个可以包括介电材料。例如，下支撑图案130l和上支撑图案130u中的每一个可以包括从氧化物(例如，氧化硅)、氮化物(例如，氮化硅)和氮氧化物(例如，氮氧化硅)中选择的至少一种。在示例性实施例中，下支撑图案130l和上支撑图案130u可以由相同的材料或彼此不同的材料形成。在下文中，附图符号“be”可以共同用于描述多个第一底部电极be1的侧表面和多个第二底部电极be2的侧表面。

参照图2和图3a，多个底部电极be中的至少一个可以包括与下支撑图案130l的底表面130ll邻近的第一凹部150a。第一凹部150a可以是从至少一个底部电极be的侧表面凹入到至少一个底部电极be中的区。介电层140可以覆盖下支撑图案130l的底表面130ll，并且可以填充第一凹部150a的至少一部分。至少一个底部电极be还可以包括与下支撑图案130l的顶表面130lu邻近的第二凹部150b。第二凹部150b可以是从至少一个底部电极be的侧表面凹入到至少一个底部电极be中的区。介电层140可以覆盖下支撑图案130l的顶表面130lu，并且可以填充第二凹部150b的至少一部分。

至少一个底部电极be可以包括下支撑图案130l中的第一部分p1和位于下支撑图案130l下方的第二部分p2。至少一个底部电极be的第二部分p2的最大宽度w2可以大于至少一个底部电极be的第一部分p1的最大宽度w1。在本公开中，术语“宽度”可以是沿着与衬底100的顶表面100u平行的方向(例如，第一方向d1)测量的距离。至少一个底部电极be可以包括上支撑图案130u与下支撑图案130l之间的第三部分p3。至少一个底部电极be的第三部分p3的最大宽度w3可以大于至少一个底部电极be的第一部分p1的最大宽度w1。第一凹部150a可以位于至少一个底部电极be的第一部分p1与第二部分p2之间的边界处。第二凹部150b可以位于至少一个底部电极be的第一部分p1与第三部分p3之间的边界处。在示例性实施例中，至少一个底部电极be的第一部分p1可以包括接触下支撑图案130l的第一部。第一部分p1的第一部可以设置在第一凹部150a与第二凹部150b之间。至少一个底部电极be的第一部分p1还可以包括与下支撑图案130l间隔开的第二部，并且介电层140的一部分填充第二部与下支撑图案130l之间的第一凹部150a。至少一个底部电极be的第一部分p1还可以包括与下支撑图案130l间隔开的第三部，并且介电层140的一部分填充第三部与下支撑图案130l之间的第二凹部150b。

参照图2和图3b，至少一个底部电极be还可以包括与上支撑图案130u的底表面130ul邻近的第三凹部150c。第三凹部150c可以是从至少一个底部电极be的侧表面凹入到至少一个底部电极be中的区。介电层140可以覆盖上支撑图案130u的底表面130ul，并且可以填充第三凹部150c的至少一部分。至少一个底部电极be还可以包括与上支撑图案130u的顶表面130uu邻近的第四凹部150d。第四凹部150d可以是从至少一个底部电极be的顶表面be_u凹入到至少一个底部电极be中的区。第四凹部150d可以暴露出至少一个底部电极be与上支撑图案130u之间的边界。介电层140可以覆盖上支撑图案130u的顶表面130uu，并且可以填充第四凹部150d的至少一部分。

至少一个底部电极be可以包括上支撑图案130u中的第四部分p4。至少一个底部电极be的第三部分p3的最大宽度w3可以大于至少一个底部电极be的第四部分p4的最大宽度w4。第三凹部150c可以位于至少一个底部电极be的第三部分p3与第四部分p4之间的边界处。第四凹部150d可以沿着至少一个底部电极be的顶表面be_u的圆角设置。在示例性实施例中，至少一个底部电极be的第四部分p4可以包括接触上支撑图案130u的第一部。第四部分p4的第一部可以设置在第三凹部150c与第四凹部150d之间。至少一个底部电极be的第四部分p4还可以包括与上支撑图案130u间隔开的第二部，并且介电层140的一部分填充第二部与上支撑图案130u之间的第三凹部150c。至少一个底部电极be的第四部分p4还可以包括与上支撑图案130u间隔开的第三部，并且介电层140的一部分填充第三部与上支撑图案130u之间的第四凹部150d。

返回参照图1和图2，电容器可以由多个底部电极be、下支撑图案130l、上支撑图案130u、顶部电极te和介电层140构成。

多个底部电极be可以各自具有相对大的长宽比以增大电容器的电容，下支撑图案130l和上支撑图案130u可以用于确保多个底部电极be的结构稳定性。在这种情况下，在形成多个底部电极be的处理期间，多个底部电极be可以被形成为在上支撑图案130u与下支撑图案130l之间以及在下支撑图案130l下方具有其相对大的宽度，这可能导致相邻的底部电极be之间出现泄漏电流。

根据本发明构思，在上支撑图案130u与下支撑图案130l之间以及在下支撑图案130l下方，可以执行蚀刻处理以部分地蚀刻多个底部电极be的侧表面。蚀刻处理可以减小多个底部电极be的宽度，结果，可以使多个底部电极be之间的泄漏电流最小化。另外，在蚀刻处理期间，至少一个底部电极be可以被形成为包括第一凹部150a、第二凹部150b、第三凹部150c和第四凹部150d。

图4至图9和图11示出了呈现根据本发明构思的一些示例实施例的制造半导体装置的方法的沿图1的线i-i’截取的截面图。图10a和图10b示出了分别呈现图9的部分r3和部分r4的放大图。为了简要解释，为了避免以上参照图1、图2、图3a和图3b讨论的半导体装置的重复描述，将省略其描述。

参照图4，可以在衬底100上形成层间介电层102，并且可以在层间介电层102中形成导电接触件110和接触焊盘115。形成导电接触件110和接触焊盘115可以包括：形成接触孔(未示出)以穿透层间介电层102的下部分；形成焊盘孔(未示出)以穿透层间介电层102的上部分；以及形成导电层以填充接触孔和焊盘孔。

可以在层间介电层102上形成绝缘层120，随后可以在绝缘层120上顺序地形成第一模制层162、下支撑层132、第二模制层164和上支撑层134。第一模制层162和第二模制层164可以由例如氧化硅层形成。绝缘层120、下支撑层132和上支撑层134可以由相对于第一模制层162和第二模制层164具有蚀刻选择性的材料形成。例如，绝缘层120、下支撑层132和上支撑层134可以包括从sin、sicn、tao和tio2中选择的至少一种。上支撑层134可以被形成为其厚度与下支撑层132的厚度基本相同或大于下支撑层132的厚度。在本公开中，术语“厚度”可以是在与衬底100的顶表面100u垂直的方向(例如，第二方向d2)上测量的距离。可以执行诸如化学气相沉积(cvd)或物理气相沉积(pvd)的沉积处理，以形成绝缘层120、第一模制层162、下支撑层132、第二模制层164和上支撑层134中的每一个。

参照图5，可以在堆叠的层120、162、132、164和134中形成竖直孔170。竖直孔170中的每一个可以穿透上支撑层134、第二模制层164、下支撑层132、第一模制层162和绝缘层120，并且可以暴露接触焊盘115中对应的一个。竖直孔170可以在层间介电层102上彼此水平地间隔开。例如，形成竖直孔170可以包括：在上支撑层134上形成具有多个开口的掩模图案(未示出)以限定将形成竖直孔170的区，以及使用掩模图案作为蚀刻掩模顺序地蚀刻上支撑层134、第二模制层164、下支撑层132、第一模制层162和绝缘层120。

例如，可以采用干法蚀刻处理以蚀刻上支撑层134、第二模制层164、下支撑层132、第一模制层162和绝缘层120。在干法蚀刻处理中，可能发生由离子分散引起的弯曲现象，使得竖直孔170可以由第一模制层162和第二模制层164的凹的侧表面限定。在一些示例实施例中，在干法蚀刻处理期间，第一模制层162和第二模制层164可以被蚀刻得比上支撑层134和下支撑层132更多，因此竖直孔170中的每一个可以被形成为在第一模制层162和第二模制层164中具有相对大的宽度。例如，形成在下支撑层132中的竖直孔170中的每一个可以具有第一最大宽度170w1，形成在第一模制层162中的竖直孔170中的每一个可以具有大于第一最大宽度170w1的第二最大宽度170w2。形成在第二模制层164中的竖直孔170中的每一个可以具有大于第一最大宽度170w1的第三最大宽度170w3，形成在上支撑层134中的竖直孔170中的每一个可以具有小于第三最大宽度170w3的第四最大宽度170w4。

参照图6，可以在竖直孔170中形成多个底部电极be。例如，形成底部电极be可以包括：在上支撑层134上形成底部电极层以填充竖直孔170；以及将底部电极层平面化直到暴露上支撑层134为止。底部电极be可以在层间介电层102上彼此水平地间隔开，并且可以连接到接触焊盘115。当竖直孔170具有如参照图5讨论的由弯曲现象导致的侧表面时，形成在竖直孔170中的相邻的底部电极be可以在第一模制层162和第二模制层164中具有减小的间隔。因此，可能在底部电极be之间出现泄漏电流。

参照图1和图7，可以将上支撑层134图案化以形成具有至少一个上开口180u的上支撑图案130u。至少一个上开口180u可以暴露多个第一底部电极be1的上侧表面，并且还可以暴露第二模制层164的顶表面。可以通过至少一个上开口180u去除第二模制层164。去除第二模制层164可以包括相对于上支撑图案130u和下支撑层132选择性地蚀刻第二模制层164。例如，可以通过执行使用磷酸的各向同性蚀刻处理来去除第二模制层164。去除第二模制层164可以部分地暴露下支撑层132的顶表面和底部电极be的上侧表面。

参照图1和图8，可以将下支撑层132图案化以形成具有至少一个下开口180l的下支撑图案130l。至少一个下开口180l可以暴露多个第一底部电极be1的下侧表面，并且还可以暴露出第一模制层162的顶表面。可以通过至少一个下开口180l去除第一模制层162的上部分。去除第一模制层162的上部分可以包括相对于上支撑图案130u和下支撑图案130l选择性地蚀刻第一模制层162。例如，可以通过执行使用磷酸的各向同性蚀刻处理来去除第一模制层162的上部分。去除第一模制层162的上部分可以部分地暴露底部电极be的侧表面，并且可以允许第一模制层162的下部分保留在层间介电层102上。

参照图9、图10a和图10b，可以部分地蚀刻底部电极be的暴露的侧表面。可以通过蚀刻选择性高的湿法蚀刻处理来蚀刻底部电极be的暴露的侧表面。在湿法蚀刻处理期间，可以相对于上支撑图案130u、下支撑图案130l和第一模制层162选择性地蚀刻底部电极be的暴露的侧表面。因此，底部电极be中的每一个可以在上支撑图案130u与下支撑图案130l之间以及在下支撑图案130l下方具有减小的宽度。根据一些示例实施例，如图9和图10a中所示，底部电极be中的每一个可以包括下支撑图案130l中的第一部分p1和下支撑图案130l下方的第二部分p2。第二部分p2的最大宽度w2可以大于第一部分p1的最大宽度w1。底部电极be中的每一个可以包括上支撑图案130u与下支撑图案130l之间的第三部分p3，第三部分p3的最大宽度w3可以大于第一部分p1的最大宽度w1。如图9和图10b中所示，底部电极be中的每一个可以包括上支撑图案130u中的第四部分p4。第三部分p3的最大宽度w3可以大于第四部分p4的最大宽度w4。

湿法蚀刻处理可以在底部电极be中的每一个中形成与下支撑图案130l的底表面130ll邻近的第一凹部150a、与下支撑图案130l的顶表面130lu邻近的第二凹部150b、与上支撑图案130u的底表面130ul邻近的第三凹部150c和与上支撑图案130u的顶表面130uu邻近的第四凹部150d。第一凹部150a、第二凹部150b、第三凹部150c中的每一个可以是从底部电极be的侧表面凹入到底部电极be中的区。第四凹部150d可以是从底部电极be的顶表面be_u凹入到底部电极be中的区，并且可以暴露底部电极be与上支撑图案130u之间的边界。

根据本发明构思，湿法蚀刻处理可以允许底部电极be中的每一个在上支撑图案130u与下支撑图案130l之间以及下支撑图案130l下方具有减小的宽度。因此，可以使多个底部电极be之间的泄漏电流最小化，或者可以避免由于多个底部电极be之间的电短路导致的泄漏电流。

参照图11，在执行湿法蚀刻处理之后，可以去除第一模制层162的下部分。去除第一模制层162的下部分可以包括相对于上支撑图案130u、下支撑图案130l和绝缘层120选择性地蚀刻第一模制层162。例如，可以通过执行使用磷酸的各向同性蚀刻处理来去除第一模制层162的下部分。去除第一模制层162的下部分可以暴露绝缘层120的顶表面。

返回参照图1和图2，可以在层间介电层102上顺序地形成介电层140和顶部电极te。顶部电极te可以填充多个底部电极be之间的空间、层间介电层102与下支撑图案130l之间的空间以及下支撑图案130l与上支撑图案130u之间的空间。绝缘层120可以插设于顶部电极te与层间介电层102之间。介电层140可以插设于顶部电极te与多个底部电极be中的每一个之间、顶部电极te与下支撑图案130l之间以及顶部电极与上支撑图案130u之间。介电层140可以在顶部电极te与绝缘层120之间延伸。可以通过使用层沉积技术(诸如化学气相沉积(cvd)、物理气相沉积(pvd)或原子层沉积(ald))来共形地形成介电层140和顶部电极te。在示例实施例中，可以控制层沉积技术的处理条件，使得介电层140的台阶覆盖率足以共形地覆盖多个底部电极be的暴露的表面、下支撑图案130l的暴露的表面、上支撑图案130u的暴露的表面和绝缘层120的暴露的表面。在示例实施例中，可以控制层沉积技术的处理条件，使得顶部电极te的台阶覆盖率可以填充多个底部电极be、顶部电极te、下支撑图案130l、上支撑图案130u和绝缘层120之中的空间。

图12和图13示出了呈现根据本发明构思的一些示例实施例的制造半导体装置的方法的沿图1的线i-i’截取的截面图。为了简要描述，下面将集中在与参照图4至图9、图10a、图10b和11讨论的制造半导体装置的方法的差异上。

如参照图7和图8讨论的，可以将上支撑层134图案化，以形成具有至少一个上开口180u的上支撑图案130u，并且可以通过至少一个上开口180u去除第二模制层164。之后，可以将下支撑层132图案化，以形成具有至少一个下开口180l的下支撑图案130l。

参照图12，可以通过至少一个下开口180l去除第一模制层162。去除第一模制层162可以包括相对于上支撑图案130u和下支撑图案130l选择性地蚀刻第一模制层162。例如，可以通过执行使用磷酸的各向同性蚀刻处理来去除第一模制层162。可以执行第一模制层162的去除，直到暴露绝缘层120为止。去除第一模制层162可以暴露底部电极be的侧表面的一些部分和绝缘层120的顶表面。

参照图13，可以部分地蚀刻底部电极be的暴露的侧表面。可以通过与参照图9、图10a和图10b讨论的方法相同的方法来蚀刻底部电极be的暴露的侧表面。除了以上提及的差异之外，根据本实施例的制造半导体装置的方法可以与参照图4至图9、图10a、图10b和图11讨论的制造半导体装置的方法基本相同。

图14示出了呈现根据本发明构思的一些示例实施例的半导体装置的沿图1的线i-i’截取的截面图。图15示出了呈现图14的部分r5的放大图。为了简要描述，下面将集中在与参照图1、图2、图3a和图3b讨论的半导体装置的差异上。

参照图1和图14，根据一些示例实施例，中间支撑图案130m可以设置在多个底部电极be的中间侧表面上。中间支撑图案130m可以接触多个底部电极be的中间侧表面。中间支撑图案130m可以设置在下支撑图案130l与上支撑图案130u之间。中间支撑图案130m可以沿着第二方向d2与下支撑图案130l竖直地间隔开，上支撑图案130u可以沿着第二方向d2与中间支撑图案130m竖直地间隔开。

中间支撑图案130m可以具有至少一个中间开口180m。当在平面中观看时，至少一个中间开口180m可以沿着第三方向d3延伸，并且还可以沿着多个第一底部电极be1的中间侧表面延伸。至少一个中间开口180m可以沿着第二方向d2与至少一个下开口180l和至少一个上开口180u竖直地重叠。根据一些示例实施例，中间支撑图案130m可以具有彼此水平地间隔开的多个中间开口180m。多个中间开口180m中的每一个可以沿着多个第一底部电极be1中对应的一些第一底部电极be1的中间侧表面延伸。多个中间开口180m可以沿着第二方向d2与多个下开口180l竖直地重叠，并且还可以沿着第二方向d2与多个上开口180u竖直地重叠。

多个底部电极be中的每一个可以穿透上支撑图案130u、中间支撑图案130m、下支撑图案130l和绝缘层120，并且可以与接触焊盘115中对应的一个连接。

顶部电极te可以设置在层间介电层102上，并且可以覆盖多个底部电极be、下支撑图案130l、中间支撑图案130m和上支撑图案130u。顶部电极te可以填充多个底部电极be之间的空间、层间介电层102与下支撑图案130l之间的空间、下支撑图案130l与中间支撑图案130m之间的空间以及中间支撑图案130m与上支撑图案130u之间的空间。顶部电极te可以穿过至少一个上开口180u、至少一个中间开口180m和至少一个下开口180l，并且可以穿透上支撑图案130u、中间支撑图案130m和下支撑图案130l。在示例实施例中，顶部电极te可以填充至少一个上开口180u、至少一个中间开口180m和至少一个下开口180l。

介电层140可以插设于顶部电极te与多个底部电极be中的每一个之间、顶部电极te与下支撑图案130l之间、顶部电极te与中间支撑图案130m之间以及顶部电极te与上支撑图案130u之间。中间支撑图案130m可以包括介电材料，例如，从氧化物、氮化物和氮氧化物中选择的至少一种。

如参照图3a讨论的，多个底部电极be中的至少一个可以包括与下支撑图案130l的底表面130ll邻近的第一凹部150a和与下支撑图案130l的顶表面130lu邻近的第二凹部150b。介电层140可以覆盖下支撑图案130l的底表面130ll和顶表面130lu，并且可以填充第一凹部150a和第二凹部150b中的每一个的至少一部分。至少一个底部电极be可以包括下支撑图案130l中的第一部分p1和下支撑图案130l下方的第二部分p2。至少一个底部电极be的第二部分p2的最大宽度w2可以大于至少一个底部电极be的第一部分p1的最大宽度w1。

如参照图3b讨论的，至少一个底部电极be还可以包括与上支撑图案130u的底表面130ul邻近的第三凹部150c和与上支撑图案130u的顶表面130uu邻近的第四凹部150d。介电层140可以覆盖上支撑图案130u的底表面130ul和顶表面130uu，并且可以填充第三凹部150c和第四凹部150d中的每一个的至少一部分。至少一个底部电极be可以包括上支撑图案130u与中间支撑图案130m之间的第三部分p3和上支撑图案130u中的第四部分p4。至少一个底部电极be的第三部分p3的最大宽度w3可以大于至少一个底部电极be的第四部分p4的最大宽度w4。

参照图14和图15，至少一个底部电极be还可以包括与中间支撑图案130m的底表面130ml邻近的第五凹部150e。第五凹部150e可以是从至少一个底部电极be的侧表面凹入到至少一个底部电极be中的区。介电层140可以覆盖中间支撑图案130m的底表面130ml，并且可以填充第五凹部150e的至少一部分。至少一个底部电极be还可以包括与中间支撑图案130m的顶表面130mu邻近的第六凹部150f。第六凹部150f可以是从至少一个底部电极be的侧表面凹入到至少一个底部电极be中的区。介电层140可以覆盖中间支撑图案130m的顶表面130mu，并且可以填充第六凹部150f的至少一部分。

至少一个底部电极be还可以包括下支撑图案130l与中间支撑图案130m之间的第五部分p5和中间支撑图案130m中的第六部分p6。至少一个底部电极be的第五部分p5的最大宽度w5可以大于至少一个底部电极be的第一部分p1的最大宽度w1，并且可以大于至少一个底部电极be的第六部分p6的最大宽度w6。至少一个底部电极be的第三部分p3的最大宽度w3可以大于至少一个底部电极be的第六部分p6的最大宽度w6。

返回参照图1和图14，电容器可以由多个底部电极be、下支撑图案130l、中间支撑图案130m、上支撑图案130u、顶部电极te和介电层140构成。

图16至图21示出了呈现根据本发明构思的一些示例实施例的制造半导体装置的方法的沿图1的线i-i’截取的截面图。为了简要描述，下面将集中在与以上参照图4至图9、图10a、图10b和图11讨论的制造半导体装置的方法的差异上。

参照图16，可以在绝缘层120上顺序地形成第一模制层162、下支撑层132、第二模制层164和上支撑层134。根据一些示例实施例，可以在下支撑层132与第二模制层164之间形成第三模制层166，并且可以在第三模制层166与第二模制层164之间形成中间支撑层136。例如，第三模制层166可以由氧化硅层形成。中间支撑层136可以由相对于第一模制层162、第二模制层164和第三模制层166具有蚀刻选择性的材料形成。例如，中间支撑层136可以包括从sin、sicn、tao和tio2中选择的至少一种。中间支撑层136的厚度可以与下支撑层132的厚度基本相同或者大于下支撑层132的厚度。上支撑层134的厚度可以与中间支撑层136的厚度基本相同或者大于中间支撑层136的厚度。可以通过执行沉积处理(例如，化学气相沉积(cvd)或物理气相沉积(pvd))形成第三模制层166和中间支撑层136。

参照图17，可以在堆叠的层120、162、132、166、136、164和134中形成竖直孔170。竖直孔170中的每一个可以穿透上支撑层134、第二模制层164、中间支撑层136、第三模制层166、下支撑层132、第一模制层162和绝缘层120，并且可以暴露接触焊盘115中对应的一个。

可以通过与以上参照图5讨论的方法(例如，干法蚀刻处理)基本相同的方法来形成竖直孔170。在干法蚀刻处理期间，第一模制层162、第二模制层164和第三模制层166可以被蚀刻得比上支撑层134、中间支撑层136和下支撑层132更多，因此，竖直孔170中的每一个可以被形成为在第一模制层162、第二模制层164和第三模制层166中具有相对大的宽度。例如，形成在下支撑层132中的竖直孔170中的每一个可以具有第一最大宽度170w1，形成在第一模制层162中的竖直孔170中的每一个可以具有大于第一最大宽度170w1的第二最大宽度170w2。形成在第二模制层164中的竖直孔170中的每一个可以具有第三最大宽度170w3，形成在上支撑层134中的竖直孔170中的每一个可以具有小于第三最大宽度170w3的第四最大宽度170w4。形成在第三模制层166中的竖直孔170中的每一个可以具有大于第一最大宽度170w1的第五最大宽度170w5，形成在中间支撑层136中的竖直孔170中的每一个可以具有小于第五最大宽度170w5的第六最大宽度170w6。竖直孔170中的每一个的第三最大宽度170w3可以大于竖直孔170中的每一个的第六最大宽度170w6。

参照图18，可以在对应的竖直孔170中形成底部电极be。可以通过与参照图6讨论的方法基本相同的方法来形成底部电极be。当竖直孔170具有如参照图5讨论的由弯曲现象导致的侧表面时，形成在竖直孔170中的相邻的底部电极be可以在第一模制层162、第二模制层164和第三模制层166中具有减小的间隔。因此，可能在底部电极be之间出现泄漏电流。

参照图1和图19，可以将上支撑层134图案化以形成具有至少一个上开口180u的上支撑图案130u。可以通过至少一个上开口180u去除第二模制层164。去除第二模制层164可以部分地暴露中间支撑层136的顶表面和底部电极be的侧表面。

参照图1和图20，可以将中间支撑层136图案化以形成具有至少一个中间开口180m的中间支撑图案130m。至少一个中间开口180m可以暴露多个第一底部电极be1的中间侧表面，并且还可以暴露第三模制层166的顶表面。可以通过至少一个中间开口180m去除第三模制层166。去除第三模制层166可以包括相对于上支撑图案130u、中间支撑图案130m和下支撑层132选择性地蚀刻第三模制层166。例如，可以通过执行使用磷酸的各向同性蚀刻处理来去除第三模制层166。去除第三模制层166可以部分地暴露下支撑层132的顶表面和底部电极be的侧表面。

可以将下支撑层132图案化以形成具有至少一个下开口180l的下支撑图案130l。至少一个下开口180l可以暴露多个第一底部电极be1的下侧表面，并且还可以暴露出第一模制层162的顶表面。可以通过至少一个下开口180l去除第一模制层162的上部分。去除第一模制层162的上部分可以部分地暴露底部电极be的侧表面，并且可以允许第一模制层162的下部分保留在层间介电层102上。

参照图21，可以部分地蚀刻底部电极be的暴露的侧表面。可以通过与参照图9、图10a和图10b讨论的方法基本相同的方法来蚀刻底部电极be的暴露的侧表面。因此，底部电极be中的每一个可以在上支撑图案130u与中间支撑图案130m之间、在中间支撑图案130m与下支撑图案130l之间以及在下支撑图案130l下方具有减小的宽度。根据一些示例实施例，当在底部电极be中的每一个中，部分地蚀刻底部电极be的暴露的侧表面时，如参照图15讨论的，第五凹部150e可以被形成为与中间支撑图案130m的底表面130ml邻近，并且第六凹部150f可以被形成为与中间支撑图案130m的顶表面130mu邻近。除了以上提及的差异之外，根据本实施例的制造半导体装置的方法可以与参照图4至图9、图10a、图10b和图11讨论的制造半导体装置的方法基本相同。

根据本发明构思，当中间支撑图案130m设置在上支撑图案130u与下支撑图案130l之间时，与如参照图2描述的底部电极be相比，多个底部电极be中的每一个可以具有更大的长宽比。因此，能够通过增大包括多个底部电极be的电容器的长宽比来增大包括多个底部电极be的电容器的电容。另外，底部电极be中的每一个可以在上支撑图案130u与中间支撑图案130m之间、在中间支撑图案130m与下支撑图案130l之间以及在下支撑图案130l下方具有减小的宽度。因此，可以使多个底部电极be之间的泄漏电流最小化，或者可以避免由于多个底部电极be之间的电短路而导致的泄漏电流。

图22示出了呈现根据本发明构思的一些示例实施例的半导体装置的沿的图1线i-i’截取的截面图。为了简要描述，下面将集中在与参照图1、图2、图3a和图3b讨论的半导体装置的差异上。

参照图22，多个底部电极be中的每一个可以具有其一个端部(例如，底端)闭合的空心圆柱形状。在此情况下，多个底部电极be中的每一个可以具有彼此相对的内表面和外表面。

下支撑图案130l可以设置在多个底部电极be的下外表面上，并且可以与多个底部电极be的下外表面接触。下支撑图案130l可以具有至少一个下开口180l，至少一个下开口180l可以沿着多个第一底部电极be1的下外表面延伸。上支撑图案130u可以设置在多个底部电极be的上外表面上，并且可以与多个底部电极be的上外表面接触。上支撑图案130u可以具有至少一个上开口180u，至少一个上开口180u可以沿着多个第一底部电极be1的上外表面延伸。

顶部电极te可以覆盖多个底部电极be中的每一个的外表面，并且可以延伸到多个底部电极be中的每一个的内表面上。介电层140可以插设于顶部电极te与多个底部电极be中的每一个的外表面之间以及顶部电极te与多个底部电极be中的每一个的内表面之间。除了以上提及的差异之外，根据本实施例的半导体装置可以与参照图1、图2、图3a和图3b讨论的半导体装置基本相同。

图23示出了呈现根据本发明构思的一些示例实施例的半导体装置的单位存储器单元的电路图。

参照图23，存储器单元mc可以设置在彼此相交的字线wl与位线bl之间，并且可以将字线wl和位线bl彼此电连接。存储器单元mc可以包括连接到字线wl的晶体管tr和连接到晶体管tr的电容器ca。晶体管tr可以具有连接到位线bl的漏极区和连接到电容器ca的源极区。晶体管tr可以被配置为控制位线bl与电容器ca之间的电荷流动。存储器单元mc可以根据电容器ca是否存储电荷来存储数据“0”或“1”。

图24示出了部分地呈现根据本发明构思的一些示例实施例的半导体装置的平面图。图25示出了沿图24的线ii-ii’截取的截面图。

参照图24和图25，衬底100可以在其中具有限定有源区act的器件隔离层st。衬底100可以是半导体衬底，诸如硅衬底、锗衬底或硅锗衬底。例如，器件隔离层st可以包括氧化硅层、氮化硅层和氮氧化硅层中的一个或多个。当在平面中观看时，有源区act可以具有条形，并且可以被设置为允许其主轴在与x方向和y方向相交的s方向上放置。x方向、y方向和s方向可以在与衬底100的顶表面100u平行的同时彼此相交。

衬底100可以在其中具有跨过有源区act的字线结构wls。字线结构wls可以在y方向上延伸，并且可以沿着x方向布置。字线结构wls中的每一个可以包括埋置在衬底100中的栅电极ge、位于栅电极ge与有源区act之间以及栅电极ge与器件隔离层st之间的栅极介电图案gi、以及位于栅电极ge的顶表面上的栅极封盖图案cap。栅极封盖图案cap的顶表面可以与衬底100的顶表面基本共面。根据一些示例实施例，栅极封盖图案cap的底表面可以与栅极介电图案gi的最上面的表面接触，并且栅极封盖图案cap的相对的侧壁可以与有源区act和/或器件隔离层st接触。根据一些其它实施例，栅极介电图案gi可以在栅极封盖图案cap与有源区act之间和/或栅极封盖图案cap与器件隔离层st之间延伸。

栅电极ge可以包括导电材料。例如，导电材料可以包括掺杂的半导体材料(掺杂的硅、掺杂的锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)和金属半导体化合物(硅化钨、硅化钴、硅化钛等)中的一种。例如，栅极介电图案gi可以包括氧化硅层、氮化硅层和氮氧化硅层中的一个或多个。例如，栅极封盖图案cap可以包括氧化硅层、氮化硅层和氮氧化硅层中的一个或多个。

有源区act可以在其中具有第一杂质区sd1和第二杂质区sd2，其中，第二杂质区sd2跨过第一杂质区sd1彼此间隔开。第一杂质区sd1可以设置在一对相邻的字线结构wls之间的有源区act中。第二杂质区sd2中的每一个可以设置在该对字线结构wls中的对应的一个字线结构wls的一侧上的有源区act中。例如，第二杂质区sd2可以跨过该对字线结构wls彼此间隔开。第一杂质区sd1可以比第二杂质区sd2更深地延伸到衬底100中。第一杂质区sd1可以包括与第二杂质区sd2的导电杂质相同的导电杂质。

位线结构bls可以设置在衬底100上，并且可以跨过字线结构wls。位线结构bls可以在x方向上延伸。位线结构bls可以包括电连接到第一杂质区sd1的导电接触件210、位于导电接触件210上并在x方向上延伸的导电线230、以及位于导电接触件210与导电线230之间的阻挡图案220。导电接触件210可以与第一杂质区sd1接触。导电接触件210的底表面可以位于比衬底100的顶表面100u的高度低的高度处。导电接触件210的相对的侧表面可以与导电线230的对应的侧表面对齐。位线结构bls可以包括位于导电线230的顶表面上的封盖图案240和位于导电线230的侧表面上的间隔件图案250。封盖图案240和间隔件图案250可以沿着导电线230的顶表面和侧表面在x方向上延伸。间隔件图案250可以覆盖封盖图案240的侧表面、阻挡图案220的侧表面和导电接触件210的侧表面，并且可以接触第一杂质区sd1。

例如，导电接触件210可以包括掺杂的半导体材料(掺杂的硅、掺杂的锗等)、导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)和金属半导体化合物(硅化钨、硅化钴、硅化钛等)中的一种。导电线230和阻挡图案220可以各自包括导电金属氮化物(氮化钛、氮化钽等)、金属(钨、钛、钽等)和金属半导体化合物(硅化钨、硅化钴、硅化钛等)中的一种。例如，封盖图案240和间隔件图案250可以各自包括氮化硅层、氧化硅层和氮氧化硅层中的一个或多个。

层间介电层102可以设置在衬底100上，并且可以覆盖有源区act、器件隔离层st、字线结构wls和位线结构bls。例如，层间介电层102可以包括从氧化硅、氮化硅和氮氧化硅中选择的至少一种。

导电接触件110和接触焊盘115可以设置在层间介电层102中。导电接触件110可以穿透层间介电层102的下部分，并且可以与对应的第二杂质区sd2电连接。接触焊盘115可以设置在对应的导电接触件110上。接触焊盘115可以穿透层间介电层102的上部分，并且可以与对应的导电接触件110电连接。

绝缘层120可以设置在层间介电层102上，电容器结构cas可以设置在绝缘层120上。根据一些示例实施例，电容器结构cas可以包括参照图1、图2、图3a和图3b讨论的多个底部电极be、下支撑图案130l、上支撑图案130u、顶部电极te和介电层140。根据一些其它实施例，电容器结构cas还可以包括参照图14和图15讨论的中间支撑图案130m。根据一些其它实施例，电容器结构cas中的多个底部电极be可以各自具有如参照图22讨论的其一端闭合的空心圆柱形状。

根据本发明构思，彼此竖直地间隔开的多个支撑图案可以用于具有相对大的长宽比的多个底部电极中的每一个的结构稳定性。底部电极中的每一个可以在多个支撑图案之间和在多个支撑图案中的最下面的一个支撑下方具有减小的宽度，因此，可以使相邻的底部电极之间的泄漏电流最小化，或者可以避免由于多个底部电极be之间的电短路而导致的泄漏电流。因此，可以提供具有改善的电特性的半导体装置及其制造方法。

前述描述提供了一些示例实施例用于解释本发明构思。因此，本发明构思不限于上述实施例，并且本领域普通技术人员将理解，在不脱离本发明构思的精神和必要特征的情况下，可以在本文中做出形式和细节上的改变。