半导体器件及其形成方法与流程

1.本发明的实施例涉及半导体器件及其形成方法。


背景技术：

2.半导体器件例如用于多种电子应用，诸如，个人计算机、手机、数字相机和其他电子设备中。通常通过在半导体衬底上方顺序地沉积绝缘层或介电层、导电层和半导体材料层，并使用光刻法图案化各材料层以在这些材料层上形成电路组件和元件来制造半导体器件。
3.半导体行业通过不断减小最小部件尺寸来提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定区域中。然而，随着最小部件尺寸的减小，出现了应解决的其他问题。


技术实现要素：

4.根据本发明实施例的一个方面，提供了一种半导体器件，包括：栅极堆叠件；栅极间隔件，位于栅极堆叠件的侧壁上；源极/漏极区，邻近栅极堆叠件。硅化物，包括：共形的第一部分，延伸到源极/漏极区中，共形的第一部分包含金属和硅；共形的第二部分，位于共形的第一部分上方，共形的第二部分进一步设置在栅极间隔件的侧壁上，共形的第二部分包含金属、硅和氮。半导体器件还包括：源极/漏极接触件，通过硅化物电连接到源极/漏极区。
5.根据本发明实施例的另一个方面，提供了一种半导体器件，包括：栅极堆叠件，位于晶体管的沟道区上方；栅极间隔件，位于栅极堆叠件的侧壁上；源极/漏极区，邻近沟道区；硅化物，延伸到源极/漏极区中。硅化物包括：钛硅部分，其中，钛硅部分的最小厚度与钛硅部分的最大厚度的比率在3.5:1至5:1的范围内；和氮化硅钛部分，氮化硅钛部分钛硅部分上，其中，氮化硅钛部分的最小厚度与氮化硅钛部分的最大厚度的比率在1:1至1.5:1的范围内。半导体器件还包括：源极/漏极接触件，源极/漏极接触件通过硅化物电连接到源极/漏极区。
6.根据本发明实施例的又一个方面，提供了一种形成半导体的方法，包括：穿过层间介电层图案化开口，其中，开口暴露源极/漏极区的表面；在开口中形成硅化物。其中，形成硅化物包括：执行第一共形沉积工艺以在源极/漏极区上形成第一含金属部分；执行第二共形沉积工艺以在第一含金属部分上形成第二含金属部分，其中，第一共形沉积工艺的工艺参数不同于第二共形沉积工艺；和在第二含金属部分上执行钝化处理。形成半导体的方法还包括：在开口中在硅化物上方形成源极/漏极接触件。
附图说明
7.当结合附图进行阅读时，根据以下详细描述可以最佳理解本发明的各方面。需注意，根据行业中的标准实践，各个部件未按比例绘制。实际上，为论述清楚，各部件的尺寸可任意增大或减小。
8.图1示出了根据一些实施例的finfet的实例的三维视图。
9.图2、图3、图4、图5、图6、图7、图8a、图8b、图9a、图9b、图10a、图10b、图10c、图10d、图11a、图11b、图12a、图12b、图13a、图13b、图14a、图14b、图14c、图15a、图15b、图16a、图16b、图17a、图17b、图18a、图18b、图19a、图19b、图20a、图20b、图21a、图21b、图22a、图22b和图22c是根据一些实施例的finfet的制造中的中间阶段的截面图。
10.图17c和图18c是根据一些实施例的沉积工艺的示意图。
11.图23示出根据一些实施例的沉积腔室。
12.图24示出根据一些实施例沉积的层的厚度。
13.图25a、图25b、图26a和图26b是根据一些实施例的finfet的制造中的中间阶段的截面图。
具体实施方式
14.以下公开内容提供了用于实现本发明的不同特征的许多不同的实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅是实例，并非旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包含第一部件和第二部件直接接触形成的实施例，并且也可以包含在第一部件和第二部件之间可以形成另外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考数字和/或字符。这种重复是出于简明和清楚的目的，并且其本身不指示所论述的各个实施例和/或配置之间的关系。
15.此外，为了便于描述，本文中可使用诸如“在
…
之下”、“在
…
下方”、“下部”、“在
…
上方”、“上部”等空间相对术语来描述如图所示的一个元件或部件与另一元件或部件的关系。空间相对术语旨在涵盖除附图所示的方向之外的使用或操作中的器件的不同方向。装置可以以其他方式进行定向(旋转90度或者处于其他方向)，而其中所使用的空间相对描述符可做相应解释。
16.各种实施例在源极/漏极区中包括共形硅化物。与非共形硅化物(例如，使用物理气相沉积(pvd)工艺形成)相比，共形硅化物可允许减小的源极/漏极接触电阻(r
csd
)。例如，通过在nmos和pmos finfet晶体管两者中包括共形硅化物，已经观察到finfet晶体管的每个鳍的r
csd
减小约0.2kω至约0.4kω。可通过使用共形沉积工艺(诸如等离子体增强化学气相沉积(pecvd)等)沉积金属(例如，钛等)来形成共形硅化物。由于共形沉积工艺，可控制源极/漏极接触件开口的侧壁上的多余金属材料突出端，从而消除用于移除不期望的金属突出端的单独的侧壁清洁步骤。金属也可在足够的温度下沉积以与源极/漏极区的晶体材料相互混合，这消除了在沉积之后对单独的退火步骤的需要。因此，实施例方法可减少制造步骤，这有利地增加了制造效率并降低了成本。
17.图1示出了根据一些实施例的finfet的实例的三维视图。finfet在衬底50(例如，半导体衬底)上包括鳍52。隔离区56设置在衬底50中，并且鳍52在相邻隔离区56上方以及在它们之间突出。尽管隔离区56被描述/示出为与衬底50分开，但如本文使用，术语“衬底”可用于仅指半导体衬底或包括隔离区在内的半导体衬底。另外，尽管鳍52被示为是与衬底50的单一连续材料，但鳍52和/或衬底50可包含单一材料或多种材料。在这个背景下，鳍52是指在相邻隔离区56之间延伸的部分。
18.栅极介电层92是沿着侧壁的并且在鳍52的顶面上方，并且栅电极94在栅极介电层92上方。源极/漏极区82相对于栅极介电层92和栅电极94设置在鳍52的相对侧。图1进一步示出了在后面的图中使用的参考截面。截面a
‑
a是沿着栅电极94的纵向轴线的，并且在例如垂直于finfet的源极/漏极区82之间的电流流动方向的方向上。截面b
‑
b垂直于截面a
‑
a并且是沿着鳍52的纵向轴线的，并且在例如finfet的源极/漏极区82之间的电流流动的方向上。截面c
‑
c平行于截面a
‑
a，并且延伸穿过finfet的源极/漏极区。为了清楚起见，后续附图参考这些参考截面。
19.本文讨论的一些实施例是在使用后栅极工艺形成的finfet的背景下进行讨论的。在其他实施例中，可使用先栅极工艺。而且，一些实施例考虑了在诸如平面fet的平面器件中的使用方面。
20.图2至图16b是根据一些实施例的finfet的制造中的中间阶段的截面图。图2至图7示出图1所示的参考截面a
‑
a，多个鳍/finfet除外。图8a、图9a、图10a、图11a、图12a、图13a和图14a是沿着图1所示的参考截面a
‑
a示出的，并且图8b、图9b、图10b、图11b、图12b、图13b、图14b、图14c、图15a、图16a、图17a、图18a、图19a、图20a、图21a和图22a是沿着图1所示的类似截面b
‑
b示出的，多个鳍/finfet除外。图10c、图10d、图15b、图16b、图17b、图18b、图19b、图20b、图21b和图22b是沿着图1所示参考截面b
‑
b示出的，多个鳍/finfet除外。
21.在图2中，提供了衬底50。衬底50可为半导体衬底，诸如体半导体、绝缘体上半导体(soi)衬底等，这些半导体衬底可以是掺杂的(例如，掺杂有p型掺杂物或n型掺杂物)或未掺杂的。一般来讲，soi衬底是在绝缘体层上形成的半导体材料层。绝缘体层可为例如掩埋氧化物(box)层、氧化硅层等。绝缘层设置在衬底(通常为硅衬底或玻璃衬底)上。也可使用其他衬底，诸如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可包括：硅；锗；化合物半导体，其包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，其包含硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化镓铟砷；或其组合。
22.衬底50可为晶圆10诸如硅晶圆的一部分。例如，用于多个管芯的各种结构可一起形成在晶圆10上。随后，可对晶圆10应用切割工艺以将每个管芯与晶圆10中的其他管芯分开。
23.衬底50具有区50n和区50p。区50n可用于形成n型器件诸如nmos晶体管，例如，n型finfet。区50p可用于形成p型器件诸如pmos晶体管，例如，p型finfet。区50n可与区50p物理地分开(如分隔物51所示)，可在区50n和区50p之间设置任何数量的器件部件(例如，其他有源器件、掺杂区、隔离结构等)。
24.在图3中，在衬底50中形成鳍52。鳍52为半导体带。在一些实施例中，可通过在衬底50中蚀刻出沟槽来在衬底50中形成鳍52。蚀刻可以是任何可接受的蚀刻工艺，诸如反应离子蚀刻(rie)、中性原子束蚀刻(nbe)等、或其组合。蚀刻可以是各向异性的。
25.可通过任何合适的方法来将鳍图案化。例如，可使用一种或多种光刻工艺(包括双重图案化工艺或多重图案化工艺)来将鳍图案化。一般来讲，双重图案化或多重图案化工艺结合了光刻工艺和自对准工艺，允许形成例如间距小于使用单一直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺进行图案化。使用自对准工艺在图案化牺牲层旁边形成间隔件。然后移除牺牲层，然后可使用剩余间隔件
来将鳍图案化。在一些实施例中，掩模(或其他层)可保留在鳍52上。
26.在图4中，在衬底50上方以及在相邻鳍52之间形成绝缘材料54。绝缘材料54可为氧化物，诸如氧化硅、氮化物等或其组合，并且可通过高密度等离子体化学气相沉积(hdp
‑
cvd)、可流动cvd(fcvd)(例如，在远程等离子体系统中进行基于cvd的材料沉积，并进行后固化以使其转化为另一种材料(诸如氧化物))等或其组合来形成。可使用通过任何可接受的工艺形成的其他绝缘材料。在示出的实施例中，绝缘材料54是通过fcvd工艺形成的氧化硅。一旦形成绝缘材料，就可执行退火工艺。在一个实施例中，绝缘材料54形成为使得多余绝缘材料54覆盖鳍52。尽管绝缘材料54被示为单层，但一些实施例可利用多个层。例如，在一些实施例中可首先沿着衬底50和鳍52的表面形成衬垫(未示出)。其后，可在衬垫上方形成诸如上文所讨论的填充材料。
27.在图5中，对绝缘材料54应用移除工艺，以移除鳍52上方的多余绝缘材料54。在一些实施例中，可利用平坦化工艺，诸如化学机械抛光(cmp)、回蚀刻工艺、其组合等。平坦化工艺暴露鳍52，使得在平坦化工艺完成之后，鳍52和绝缘材料54的顶面齐平。在其中掩模保留在鳍52上的实施例中，平坦化工艺可暴露掩模或移除掩模，使得在平坦化工艺完成之后，掩模或鳍52各自的顶面和绝缘材料54齐平。
28.在图6中，绝缘材料54凹入以形成浅沟槽隔离(sti)区56。绝缘材料54凹入，使得区50n和区50p中的鳍52的上部从相邻sti区56之间突出。此外，sti区56的顶面可具有如图所示的平面、凸面、凹面(诸如凹陷)或其组合。通过适当的蚀刻，sti区56的顶面可形成为平的、凸的和/或凹的。sti区56可使用可接受的蚀刻工艺来凹入，该可接受的蚀刻工艺诸如是对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可使用氧化物移除，该氧化物移除使用例如稀氢氟(dhf)酸来进行。
29.关于图2至图6所描述的工艺仅仅是可如何形成鳍52的一个实例。在一些实施例中，可通过外延生长工艺来形成鳍。例如，可在衬底50的顶面上方形成介电层，并且可穿过该介电层蚀刻出沟槽以暴露下伏衬底50。可在沟槽中外延生长出同质外延结构，并且介电层可凹入，使得同质外延结构从介电层突出以形成鳍。另外，在一些实施例中，异质外延结构可用于鳍52。例如，在图5中，鳍52可凹入，并且可在凹入的鳍52上方外延生长出与鳍52不同的材料。在此类实施例中，鳍52包括凹入材料以及设置在凹入材料上方的外延生长的材料。在另一个实施例中，可在衬底50的顶面上方形成介电层，并且可穿过该介电层蚀刻出沟槽。然后，可使用与衬底50不同的材料在沟槽中外延生长出异质外延结构，并且介电层可凹入，使得异质外延结构从介电层突出以形成鳍52。在其中外延生长出同质外延结构或异质外延结构的一些实施例中，外延生长的材料可在生长期间被原位掺杂，这可避免先前和随后的注入，尽管原位掺杂和注入掺杂可一起使用。
30.更进一步，在区50n(例如，nmos区)中外延生长出与区50p(例如，pmos区)中的材料不同的材料可能是有利的。在各个实施例中，鳍52的上部可由硅
‑
锗(si
x
ge1‑
x
，其中x可在0至1的范围内)、碳化硅、纯锗或基本上纯锗、iii
‑
v族化合物半导体、ii
‑
vi族化合物半导体等形成。例如，用于形成iii
‑
v族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、铟铝砷化物、锑化镓、锑化铝、磷化铝、磷化镓等。
31.进一步在图6中，可在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可在区50n中形成p阱，并且可在区50p中形成n阱。在一些实施例中，在区50n和区50p两
者中形成p阱或n阱。
32.在具有不同阱类型的实施例中，可使用光刻胶或其他掩模(未示出)来实现针对区50n和区50p的不同注入步骤。例如，可在区50n中在鳍52和sti区56上方形成光刻胶。将光刻胶图案化以暴露衬底50的区50p，诸如pmos区。可通过使用旋涂技术来形成光刻胶，并且可使用可接受的光刻技术来将光刻胶图案化。一旦光刻胶被图案化，就在区50p中执行n型杂质注入，并且光刻胶可用作掩模以基本上防止n型杂质被注入到区50n诸如nmos区中。n型杂质可以是注入该区中的磷、砷、锑等，其浓度等于或小于10
18
cm
‑3，诸如介于约10
16
cm
‑3和约10
18
cm
‑3之间。在注入之后，诸如通过可接受的灰化工艺来移除光刻胶。
33.在对50p进行注入之后，在区50p中在鳍结构52和sti区56上方形成光刻胶。将光刻胶图案化以暴露衬底50的区50n，诸如nmos区。可通过使用旋涂技术来形成光刻胶，并且可使用可接受的光刻技术来将光刻胶图案化。一旦光刻胶被图案化，就可在区50n中执行p型杂质注入，并且光刻胶可用作掩模以基本上防止p型杂质被注入到区50p诸如pmos区中。p型杂质可以是注入该区中的硼、氟化硼、铟等，其浓度等于或小于10
18
cm
‑3，诸如介于约10
16
cm
‑3和约10
18
cm
‑3之间。可在注入之后，诸如通过可接受的灰化工艺来移除光刻胶。
34.在区50n和区50p的注入之后，可执行退火以修复注入损伤并激活所注入的p型杂质和/或n型杂质。在一些实施例中，外延鳍的生长材料可在生长期间被原位掺杂，这可避免注入，尽管原位掺杂和注入掺杂可一起使用。
35.在图7中，在鳍52上形成伪介电层60。伪介电层60可为例如氧化硅、氮化硅或其组合等，并且可根据可接受的技术进行沉积或者热生长。伪栅极层62形成在伪介电层60的上方，并且掩模层64形成在伪栅极层62的上方。伪栅极层62可沉积在伪介电层60的上方，然后诸如通过cmp对其进行平坦化。掩模层64可沉积在伪栅极层62的上方。伪栅极层62可为导电材料或非导电材料，并且可选自包括非晶硅、多晶硅(polycrystalline
‑
silicon/polysilicon)、多晶硅锗(poly
‑
crystalline silicon
‑
germanium/poly
‑
sige)、金属氮化物、金属硅化物、金属氧化物和金属的组。伪栅极层62可通过物理气相沉积(pvd)、cvd、溅射沉积或本领域中已知的和用于沉积所选择的材料的其他技术来沉积。伪栅极层62可由相对于隔离区的蚀刻具有高蚀刻选择性的其他材料制成。掩模层64可包含例如氮化硅、氮氧化硅等。在该实例中，跨区50n和区50p形成单个伪栅极层62和单个掩模层64。需注意，仅出于说明的目的，伪介电层60被示出为仅覆盖鳍52。在一些实施例中，可沉积伪介电层60，使得伪介电层60覆盖sti区56，从而在伪栅极层62和sti区56之间延伸。
36.图8a至图22b示出了实施例器件的制造中的各种附加步骤。图8a至图22b示出了区50n和区50p中的任一个中的部件。例如，图8a至图16b所示的结构可适用于区50n和区50p两者。在每个附图的正文中描述了区50n和区50p的结构上的差异(如果有的话)。
37.在图8a和图8b中，可使用可接受的光刻技术和蚀刻技术将掩膜层64(参见图7)图案化以形成掩膜74。然后可将掩模74的图案转印到伪栅极层62。在一些实施例中(未示出)，也可通过可接受的蚀刻技术将掩模74的图案转印到伪介电层60以形成伪栅极72。伪栅极72覆盖鳍52的相应沟道区58。掩模74的图案可用于将伪栅极72中的每一个与相邻伪栅极物理地分开。伪栅极72还可具有基本上垂直于相应外延鳍52的纵长方向的纵长方向。
38.进一步在图8a和图8b中，可在伪栅极72、掩模74和/或鳍52的暴露表面上形成栅极密封间隔件80。进行热氧化或沉积，之后进行各向异性蚀刻，可形成栅极密封间隔件80。栅
极密封间隔件80可由氧化硅、氮化硅、氮氧化硅等形成。
39.在形成栅极密封间隔件80之后，可执行针对轻掺杂的源极/漏极(ldd)区(未明确示出)的注入。在具有不同器件类型的实施例中，与以上在图6中讨论的注入类似，可在区50n上方形成掩模(诸如光刻胶)，同时暴露区50p，并且可将适当类型(例如，p型)的杂质注入到区50p中的暴露的鳍52中。然后可移除掩模。随后，可在区50p上方形成掩模(诸如光刻胶)，同时暴露区50n，并且可将适当类型(例如，n型)的杂质注入到区50n中的暴露的鳍52中。然后可移除掩模。n型杂质可以是先前讨论的任何n型杂质，并且p型杂质可以是先前讨论的任何p型杂质。轻掺杂的源极/漏极区可具有介于约10
15
cm
‑3至约10
19
cm
‑3的范围内的杂质浓度。可使用退火来修复注入损伤并激活注入的杂质。
40.在图9a和图9b中，在栅极密封间隔件80上沿着伪栅极72和掩膜74的侧壁形成栅极间隔件86。可通过共形地沉积绝缘材料并且随后各向异性地蚀刻绝缘材料来形成栅极间隔件86。栅极间隔件86的绝缘材料可为氧化硅、氮化硅、氧氮化硅、碳氮化硅、其组合等。
41.需注意，以上公开内容总体上描述了形成间隔件和ldd区的工艺。可使用其他工艺和序列。例如，可利用更少或额外的间隔件，可利用不同的步骤序列(例如，在形成栅极间隔件86之前可不蚀刻栅极密封间隔件80，从而产生“l形”栅极密封间隔件，可形成并移除间隔件等)。此外，可使用不同的结构和步骤来形成n型和p型器件。例如，可在形成栅极密封间隔件80之前形成用于n型器件的ldd区，而可在形成栅极密封间隔件80之后形成用于p型器件的ldd区。
42.在图10a和图10b中，在鳍52中形成外延源极/漏极区82以在相应的沟道区58中施加应力，从而改善性能。外延源极/漏极区82在鳍52中形成为使得每个伪栅极72都设置在外延源极/漏极区82的相应的相邻对之间。在一些实施例中，外延源极/漏极区82可延伸到鳍52中并且也可穿透鳍。在一些实施例中，栅极间隔件86用于将外延源极/漏极区82与伪栅极72分开适当的横向距离，使得外延源极/漏极区82不会使所得finfet的随后形成的栅极短路。
43.区50n(例如，nmos区)中的外延源极/漏极区82可通过掩蔽区50p(例如，pmos区)并且蚀刻区50n中的鳍52的源极/漏极区以在鳍52中形成凹槽来形成。然后，在凹槽中外延生长出区50n中的外延源极/漏极区82。外延源极/漏极区82可包含任何可接受的材料，诸如适合于n型finfet的材料。例如，如果鳍52为硅，则区50n中的外延源极/漏极区82可包含在沟道区58中施加拉伸应变的材料，诸如硅、碳化硅、磷掺杂的碳化硅、磷化硅等。区50n中的外延源极/漏极区82可具有从鳍52的相应表面凸起的表面，并且可具有小平面。
44.区50p(例如，pmos区)中的外延源极/漏极区82可通过掩蔽区50n(例如，nmos区)并且蚀刻区50p中的鳍52的源极/漏极区以在鳍52中形成凹槽来形成。然后，在凹槽中外延生长出区50p中的外延源极/漏极区82。外延源极/漏极区82可包含任何可接受的材料，诸如适合于p型finfet的材料。例如，如果鳍52为硅，则区50p中的外延源极/漏极区82可包含在沟道区58中施加压缩应变的材料，诸如硅锗、硼掺杂的硅锗、锗、锗锡等。区50p中的外延源极/漏极区82还可具有从鳍52的相应表面凸起的表面，并且可具有小平面。
45.外延源极/漏极区82和/或鳍52可注入有掺杂物以形成源极/漏极区，类似于先前讨论的用于形成轻掺杂的源极/漏极区，之后进行退火的工艺。源极/漏极区可具有介于约10
19
cm
‑3和约10
21
cm
‑3之间的杂质浓度。源极/漏极区的n型杂质和/或p型杂质可以是先前讨
论的任何杂质。在一些实施例中，外延源极/漏极区82可在生长期间被原位掺杂。
46.由于用于在区50n和区50p中形成外延源极/漏极区82的外延工艺，外延源极/漏极区的上表面具有横向向外扩展超过鳍52的侧壁的小平面。在一些实施例中，这些小平面导致同一finfet的相邻源极/漏极区82合并，如图10c所示。在其他实施例中，在外延工艺完成之后，相邻源极/漏极区82保持分开，如图10d所示。在图10c和图10d所示的实施例中，形成覆盖鳍52的侧壁的部分的栅极间隔件86，这些栅极间隔件在sti区56上方延伸，从而阻止了外延生长。在一些其他实施例中，可调整用于形成栅极间隔件86的间隔件蚀刻以移除间隔件材料，以允许外延生长区能延伸到sti区56的表面。
47.在图11a和图11b中，第一层间介电层(ild)88沉积在图10a和图10b所示的结构上方。第一ild 88可由介电材料形成，并且可通过任何合适的方法(诸如cvd、等离子体增强cvd(pecvd)或fcvd)来沉积。介电材料可包括硅酸磷玻璃(psg)、硼硅酸盐玻璃(bsg)、掺硼磷硅酸盐玻璃(bpsg)、未掺杂硅酸盐玻璃(usg)等。可使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(cesl)87设置在第一ild 88与外延源极/漏极区82、掩模74和栅极间隔件86之间。cesl 87可包含介电材料，诸如氮化硅、氧化硅、氮氧化硅等，其蚀刻速率与上覆第一ild 88的材料的蚀刻速率不同。
48.在图12a和图12b中，可执行诸如cmp的平坦化工艺，以使第一ild88的顶面与伪栅极72或掩模74的顶面齐平。平坦化工艺还可移除伪栅极72上的掩模74，以及栅极密封间隔件80和栅极间隔件86的沿着掩模74的侧壁的部分。在平坦化工艺之后，伪栅极72、栅极密封间隔件80、栅极间隔件86和第一ild 88的顶面齐平。因此，伪栅极72的顶面通过第一ild88暴露。在一些实施例中，掩模74可保留，在这种情况下，平坦化工艺使第一ild 88的顶面与掩模74的顶面齐平。
49.在图13a和图13b中，伪栅极72和掩模74(如果存在的话)在蚀刻步骤中被移除，以便形成凹槽90。伪介电层60的在凹槽90中的部分也可被移除。在一些实施例中，仅伪栅极72被移除，而伪介电层60保留并通过凹槽90暴露。在一些实施例中，伪介电层60被从管芯的第一区(例如，芯逻辑区)中的凹槽90移除，并且保留在管芯的第二区(例如，输入/输出区)中的凹槽90中。在一些实施例中，伪栅极72被通过各向异性干法蚀刻工艺移除。例如，蚀刻工艺可包括使用了反应气体的干法蚀刻工艺，这些反应气体选择性地蚀刻伪栅极72而不蚀刻第一ild 88或栅极间隔件86。每个凹槽90均暴露相应鳍52的沟道区58和/或覆盖在该沟道区上。每个沟道区58均设置在外延源极/漏极区82的相邻对之间。在移除期间，当蚀刻伪栅极72时，伪介电层60可用作蚀刻停止层。然后可在移除伪栅极72之后任选地移除伪介电层60。
50.在图14a和图14b中，形成用于替换栅极的栅极介电层92和栅电极94。图14c示出了图14b的区89的详细视图。栅极介电层92共形地沉积在凹槽90中，诸如沉积在鳍52的顶面和侧壁上以及沉积在栅极密封间隔件80/栅极间隔件86的侧壁上。栅极介电层92也可形成在第一ild 88的顶面上。根据一些实施例，栅极介电层92包含氧化硅、氮化硅或其多层。在一些实施例中，栅极介电层92包含高k介电材料，并且在这些实施例中，栅极介电层92可以具有大于约7.0的k值，并且可以包含铪、铝、锆、镧、锰、钡、钛、铅的金属氧化物或硅酸盐及其组合。栅极介电层92的形成方法可包括分子束沉积(mbd)、ald、pecvd等。在其中伪栅极介电层60的部分保留在凹槽90中的实施例中，栅极介电层92包含伪栅极介电层60的材料(例如，
sio2)。
51.栅电极94分别沉积在栅极介电层92上方，并填充凹槽90的其余部分。栅电极94可包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。例如，尽管在图14b中示出了单层栅电极94，但栅电极94可包括任何数量的衬垫层94a、任何数量的功函数调控层94b和填充材料94c，如图14c所示。在填充凹槽90之后，可进行诸如cmp的平坦化工艺以移除栅极介电层92和栅电极94材料的多余部分，这些多余部分在ild 88的顶面上方。栅电极94材料和栅极介电层92的其余部分因此形成所得finfet的替换栅极。栅电极94和栅极介电层92可被统称为“栅极堆叠件98”。栅极和栅极堆叠件可沿着鳍52的沟道区58的侧壁延伸。
52.区50n和区50p中的栅极介电层92的形成可同时进行，使得每个区中的栅极介电层92都由相同的材料形成，并且栅电极94的形成可同时进行，使得每个区中的栅电极94都由相同的材料形成。在一些实施例中，每个区中的栅极介电层92都可通过不同的工艺来形成，使得栅极介电层92可为不同的材料，和/或每个区中的栅电极94都可通过不同的工艺来形成，使得栅电极94可为不同的材料。当使用不同的工艺时，可使用各种掩蔽步骤来掩蔽和暴露适当的区。
53.图15a至图22b示出了根据各种实施例的用于形成共形的源极/漏极硅化物和源极/漏极接触件的各种中间工艺步骤。图15a、图16a、图17a、图18a、图19a、图20a、图21a和图22a示出了与沿着图1的线b
‑
b的截面类似的截面，两个相邻栅极堆叠件98之间的区域除外。图15b、图16b、图17b、图18b、图19b、图20b、图21b和图22b示出了与沿着图1的线c
‑
c的截面类似的截面。尽管示出了与图10b配置类似的合并的源极/漏极，但各种实施例也可应用于与图10c类似的分离的源极/漏极区(例如，参见图22c，其示出形成在未合并的外延源极/漏极区82上的实施例源极/漏极接触件114和共形硅化物104)。在此类实施例中，可形成单独的源极/漏极接触件以接触单独的源极/漏极区中的每一个。可选地，可形成公共的源极/漏极接触件以接触单独的源极/漏极区中的两个或更多个。
54.参考图15a和图15b，两个栅极堆叠件98由第一ild 88和cesl 97分开，并且在两个栅极堆叠件98之间形成外延源极/漏极区82。在图15b的合并的源极/漏极配置中，在外延源极/漏极区82下方的区(例如，在外延源极/漏极区82的合并边界下方的区)中可存在空隙91。可由于用于形成第一ild 88的沉积工艺而形成空隙91。例如，可通过控制前体气流入外延源极/漏极区82的合并边界下方的区中来形成空隙。在可选的实施例中，可省略空隙。在另一些另选的实施例中，可从外延源极/漏极区82的合并边界下方完全省略第一ild 88。例如，空隙91可在相邻栅极间隔件86之间连续地延伸，并且空隙91可从外延源极/漏极区82延伸到sti 56。
55.在图16a和图16b中，开口100形成到源极/漏极外延区82。可使用可接受的光刻技术和蚀刻技术(例如，湿法法蚀刻工艺和/或干法蚀刻工艺)来形成开口100。蚀刻可以是各向异性的。可通过蚀刻ild 88来形成开口100以暴露cesl 87。然后，cesl 87的在开口100中的部分也可被移除。用于蚀刻old 88和cesl 87的蚀刻剂可以是相同的或不同的。形成开口100可进一步包括蚀刻外延源极/漏极区82，使得开口延伸得比栅极堆叠件98的底部更低。通过过度蚀刻外延源极/漏极区82，随后形成的源极/漏极接触件(参见图22a和图22b)可嵌入到外延源极/漏极接触件82中以便进行牢固的电连接。
56.在图17a和图17b中，使用共形沉积工艺102在外延源极/漏极区82的暴露区域上形成硅化物104的第一部分104a(参见图19a和图19b)。共形沉积工艺102可为例如pecvd工艺，其可在诸如沉积腔室250的沉积腔室中进行(参见图23)。参考图23，沉积腔室250包括射频(rf)发生器252(例如，连接到地和电源)、rf控制器254、喷淋头256、晶圆台258、壁260和控制器262。喷淋头256将前体化学品分配到沉积腔室250中，并且rf发生器252将前体化学品转化为等离子体形式，如rf控制器254所控制的那样。控制器262可用于控制/稳定施加到晶圆10的电流。在一些实施例中，控制器262可包括用于晶圆台258的阻抗加热器。晶圆10被放置在晶圆台258上。在一些实施例中，晶圆台258可包括静电吸盘。晶圆台258可连接到电压源262，该电压源对晶圆台258充电并且在沉积工艺期间将等离子体离子(例如，由rf发生器252充电的前体化学品)吸引到晶圆10的顶面。沉积腔室250的壁260也可接地。图23示出了实施例沉积腔室。然而，也可使用其他类型的沉积腔室。
57.图17c示意性地示出了共形沉积工艺102。如图17c所示，喷淋头256将前体化学品204分配到沉积腔室(例如，图23的沉积腔室250)中。在其中硅化物104为硅化钛的实施例中，前体化学品204可包括四氯化钛(ticl4)、氢(h2)和氩(ar)。已经观察到，钛是形成硅化物的期望金属，因为与其他金属(例如，镍)相比，钛具有较低的肖特基势垒高度(sbh)和改善的硅消耗量。在其他实施例中，可沉积不同的金属(例如，镍，钴等)以用于硅化外延源极/漏极区82。在此类实施例中，可相应地调整前体化学品204。
58.例如，使用rf发生器252(参见图23)激发前体化学品204并将其转化为等离子体206。在其中硅化物104为硅化钛的实施例中，前体化学品204(例如，包括ticl4、h2和ar)可主要转化为三氯化钛(ticl3)、氢离子(h
*
)和氩离子(ar
*+
)，但也可能存在二氯化钛(ticl2)和残余ticl4。例如，等离子体206可包含比ticl2或ticl4更大量的ticl3，并且等离子体206中的大部分氯化钛为ticl2。等离子体206可在温度下进一步反应，并且因此随后发生氯还原反应机理以在晶圆10上沉积钛层，同时生成生氯化氢(hcl)和氩作为副产物。可通过泵从等离子体变换器中吹扫出副产物(例如，hcl和氩)。
59.ticl3+h
*
+ar
*+
→
ti+hcl+ar
*
60.在各种实施例中，共形沉积工艺102可在足够高的温度下执行以触发等离子体206的上述化学反应。例如，在共形沉积工艺102期间的处理温度为至少约400℃。相对高的处理温度(例如，至少约400℃)也足够高以导致沉积的钛层与外延源极/漏极区82的暴露表面处的硅分子相互混合，这根据随后的反应机理形成硅化钛(例如，第一部分104a)。因此，不需要单独的退火步骤来形成硅化物，这增加了制造便利性并降低了成本。
61.ti+si
→
tisi
62.在共形沉积工艺102期间，可将rf发生器252的功率、压力和/或气流控制为相对低。因此，ticl4可主要转化为ticl3，而不是二氯化钛(ticl2)。例如，在共形沉积工艺102期间，可使用在约80w至约500w范围内的lf功率；在约100w至约600w范围内的hf功率；约4托至约10托的压力；以及约5标准立方厘米每分钟(sccm)至约100sccm的气体流速。已经观察到，使用ticl3提供了对外延源极/漏极区82的晶体表面具有选择性的沉积/蚀刻型工艺。因此，硅化物104的第一部分104a可选择性地生长在外延源极/漏极区82上，而不在晶圆10的其他暴露表面(例如，栅极隔离件86、栅极堆叠件98或第一ild 88的表面)上显著生长。
63.此外，共形沉积工艺102可为自限制工艺，使得一旦第一部分104a生长到厚度t1，
则沉积工艺自终止。在一些实施例中，厚度t1可在约2nm至约4nm的范围内。由共形沉积工艺102产生的第一部分104a可以是基本上共形的。例如，跨第一部分104a的厚度t1是基本上均匀的，而不管外延源极/漏极区82的上面沉积有第一部分104a的表面的下伏角度如何。例如，图24示出了绘制使用实施例沉积方法形成的硅化钛层的厚度图的实验数据。x轴对应于下伏表面的角度，并且y轴对应于沉积的硅化钛的厚度。如实验数据的均方根(rms)线270所示，使用实施例方法形成的硅化钛的厚度是相对均匀的，而不管下伏表面的角度如何。
64.再次参考图17c，在一些实施例中，厚度t1的范围为约1.71nm(例如，在最薄点处)至约3.69nm(例如，在最厚点处)。由于工艺限制，在第一部分104a的最小厚度和第一部分104a的最大厚度之间仍然可能存在差异。然而，第一部分104a可以是共形的。例如，第一部分104a的最小厚度与第一部分104a的最大厚度的比率可在约3.5:1至约5:1的范围内。已经观察到，通过形成厚度变化在上述范围内的硅化物，源极/漏极接触电阻可能由于外延源极/漏极区82上的硅化物的改善的覆盖率而减小。此外，硅化物的改善的覆盖率不取决于上面形成有硅化物的源极/漏极区表面的下伏角度。
65.由于共形沉积工艺102为自限制工艺，因此可执行第二沉积工艺以增加硅化物的厚度并进一步减小源极/漏极接触件电阻，如图18a至图18c所示。图18a和图18b示出了在晶圆10上应用第二共形沉积工艺106以形成硅化物104的第二部分104b的截面图(参见图19a和图19b)。第二部分104b形成在第一部分104a上。共形沉积工艺106可如同共形沉积工艺102一样原位执行(例如，在同一沉积腔室中)。
66.图18c示意性地示出了共形沉积工艺106。如图18c所示，喷淋头256继续将前体化学品204分配到沉积腔室(例如，图23的沉积腔室250)中。前体化学品204可与在共形沉积工艺102期间使用的前体化学品相同。
67.例如，使用rf发生器252(参见图23)激发前体化学品204并将其转化为等离子体208。在其中硅化物104为硅化钛的实施例中，前体化学品204(例如，包括ticl4、h2和ar)可主要转化为二氯化钛(ticl2)、氢离子(h
*
)和氩离子(ar
*+
)，但也可能存在ticl3和残余ticl4。例如，等离子体208可包含比ticl3或ticl4更大量的ticl2，并且等离子体208中的大部分氯化钛为ticl2。等离子体208可在温度下进一步反应，导致随后发生氯还原反应机理，该氯还原反应机理在晶圆10的暴露表面上沉积钛层，同时生成氯化氢(hcl)作为副产物。
68.ticl2+h
*
+ar
*+
→
ti+hcl
69.在各种实施例中，共形沉积工艺106可在足够高的温度下执行以触发等离子体206的化学反应。例如，在共形沉积工艺106期间的处理温度为至少约400℃。
70.在共形沉积工艺106期间，与共形沉积工艺102相比，rf发生器252的功率、压力和/或气流可增加。因此，ticl4可主要转化为ticl2，而不是ticl3。例如，在共形沉积工艺106期间，可使用：在约80w至约500w范围内的lf功率；在约700w至约1500w范围内的hf功率；约1托至约3托的压力；以及约5sccm至约100sccm的气体流速。已经观察到，通过使用ticl2作为反应物，共形沉积工艺106对于外延源极/漏极区82的晶体表面不具有选择性。因此，钛可沉积在晶圆10的所有暴露表面上，包括栅极间隔件86、栅极堆叠件98和第一ild 88的表面上。
71.共形沉积工艺106的相对高的处理温度(例如，至少约400℃)也足够高，以导致钛层继续与外延源极/漏极区82和第一部分104a的暴露表面处的硅分子相互混合，这根据随后的反应机理产生硅化钛。因此，不需要单独的退火步骤来形成硅化物104，这增加了制造
便利性并降低了成本。例如，在共形沉积工艺106和形成源极/漏极接触件114之间不执行额外的退火步骤(参见图22a至图22c)。
72.ti+si
→
tisi
73.此外，共形沉积工艺102和/或106的含氯副产物可与栅极间隔件的氮化硅的材料反应并破坏硅分子和氮分子之间的键合。因此，栅极间隔件86上的钛层也可与硅分子相互混合以在栅极间隔件86上也形成硅化钛。此外，与ild 88接触的金属层104c可与ild 88的氧化硅材料反应以形成氧化钛层。因此，金属层104c的与ild 88接触的部分可转化为氧化钛而不是硅化钛。
74.共形沉积工艺106可被定时，使得一旦第二部分104b生长到期望厚度t2，则沉积工艺终止。厚度t2可小于第一部分104a的厚度t1。例如，在一些实施例中，厚度t2可在约1nm至约2nm的范围内。第二部分104b可以是基本上共形的。例如，跨第二部分104b的厚度t2是基本上均匀的，而不管上面生长有第二部分104b的表面的下伏角度如何。由于工艺限制，在第二部分104b的最小厚度和第二部分104b的最大厚度之间仍然可能存在差异。然而，第二部分104b可以是共形的。例如，第二部分104b的最小厚度与第二部分104b的最大厚度的比率可在约1:1至约1.5:1的范围内。已经观察到，通过形成厚度变化在上述范围内的硅化物，源极/漏极接触件电阻可能由于硅化物的改善的覆盖率而减小，硅化物的改善的覆盖率不取决于上面形成有硅化物的源极/漏极区表面的下伏角度。此外，通过仅在开口100的侧壁上形成薄的共形硅化物层，可避免在开口100的侧壁上出现多余的突出端。在各种实施例中，即使在第二部分104b沉积之后，开口100的口部也保持相对宽。因此，在源极/漏极接触件形成之前，不需要从开口100的侧壁上移除硅化物层(例如，第二部分104b)，这有利地增加了制造便利性并降低了制造成本。
75.在共形沉积工艺102和106中的任一者或两者之后，可执行吹扫步骤以从沉积腔室中移除副产物。例如，当硅化物104为硅化钛时，产生了含氯副产物。硅化物中的氯含量过高可能会导致有害影响，诸如源极/漏极接触电阻增加。因此，可将氢气泵入沉积腔室中以从腔室和晶圆10的表面移除副产物。在一些实施例中，在吹扫之后，痕量含量的氯分子可保留在第一部分104a和/或第二部分104b内。例如，小于约0.5原子％含量的氯可保留在硅化物的第一部分104a和/或第二部分104b中。然而，已经观察到，该范围内的氯含量不足以增加完整器件中的源极/漏极接触电阻。
76.图19a和图19b示出了晶圆10上的钝化处理108。在一些实施例中，可利用共形沉积工艺102和106原位(例如，在同一工艺腔室中)执行钝化处理108。在一些实施例中，钝化处理包括将包含氨和氮的气体混合物引入沉积腔室中。然后，将氨和氮转化为等离子体(例如，使用rf发生器252，参见图23)以提供氮离子。氮离子与第二部分104b的暴露表面反应以形成氮化物部分104d。氮化物部分104d和第一部分104a的组合是用于外延源极/漏极区82的硅化物104。在其中硅化物104为硅化钛的实施例中，氮化物部分104d可以是外延源极/漏极区82和栅极间隔件86上的氮化硅钛(tsn)层，并且氮化物部分104d可以是ild 88上的氮氧化钛层。氮化物部分104d可具有例如在约1nm至约2nm范围内的厚度t2。可执行钝化处理108以防止硅化物104在后续处理步骤中氧化。已经发现，通过形成上述范围内的氮化物层，可有利地防止氧化而不会显著增加接触电阻。
77.由于工艺限制，在氮化物部分104d的最小厚度和氮化物部分104d的最大厚度之间
仍然可能存在差异。然而，氮化物部分104d可以是共形的。例如，氮化物部分104d的最小厚度与氮化物部分104d的最大厚度的比率可在约2:1至约3:1的范围内。已经观察到，通过形成共形的氮化物部分104d，可避免在开口的侧壁上出现多余的突出端，从而消除了对用于从开口的侧壁移除氮化物部分104d的回蚀刻工艺的需要，这增加了制造便利性并降低了成本。
78.在图20a和图20b中，衬垫110沉积在硅化物104上。在一些实施例中，衬垫110可包括扩散势垒层、粘附层、其组合等。衬垫110可包含氮化钛、氮化钽、氧化钛、氧化钽、其组合等，并且衬垫110可使用共形工艺诸如cvd、pecvd、ald等来沉积。衬垫110可具有厚度t3，该厚度可在约1nm至约2nm的范围内，诸如约1.2nm。
79.也如图20a和图20b所示，开口100的其余部分可填充有金属112。可例如通过首先沉积晶种层(例如，使用cvd、pecvd、ald等)，然后执行电镀工艺来形成金属112。金属112可为铜、铜合金、银、金、钨、钴、铝、镍等。
80.在电镀后，可执行诸如cmp的平坦化工艺以从ild 88和栅极堆叠件98的表面移除多余材料，如图21a和图21b所示。剩余衬垫110和导电材料112形成源极/漏极接触件114，这些源极/漏极接触件通过硅化物104电连接到外延源极/漏极区82。由于硅化物104是使用共形沉积工艺形成的，因此可实现减小的源极/漏极接触电阻(r
csd
)。例如，通过在nmos和pmos finfet晶体管两者中包括共形硅化物，已经观察到finfet晶体管的每个鳍的r
csd
减小约0.2kω至约0.4kω。
81.在图22a和图22b中，第二ild 120沉积在第一ild 88上方。在一些实施例中，第二ild 120是通过可流动cvd方法形成的可流动膜。在一些实施例中，第二ild 120由诸如psg、bsg、bpsg、usg等介电材料形成，并且可通过诸如cvd和pecvd的任何合适的方法来沉积。根据一些实施例，在第二ild 120形成之前，栅极堆叠件98(包括栅极介电层92和对应的上覆栅电极94)任选地凹入，使得在栅极堆叠件正上方以及在栅极间隔件86的相对部分之间形成凹槽，如图22a和图22b所示。将栅极掩模96(包括诸如氮化硅、氮氧化硅、其组合等介电材料的一个或多个层)填充在凹槽中，之后进行平坦化工艺，以移除介电材料的在第一ild 88上方延伸的多余部分。随后形成的栅极接触件110穿透栅极掩膜96，以接触凹入栅电极94的顶面。可在硅化物104和/或源极/漏极接触件114形成之前或之后，完成栅极堆叠件98的凹入和栅极掩模96的形成。
82.根据一些实施例，穿过第二ild 120形成栅极接触件118和第二层级源极/漏极接触件116。穿过第二ild 120形成用于源极/漏极接触件116的开口，并且穿过第二ild 120和栅极掩模96形成用于栅极接触件118的开口。这些开口可使用可接受的光刻技术和蚀刻技术来形成。在开口中形成诸如扩散势垒层、粘合层等衬垫以及导电材料。衬垫可包含钛、氮化钛、钽、氮化钽等。导电材料可为铜、铜合金、银、金、钨、钴、铝、镍等。可执行诸如cmp的平坦化工艺以从第二ild 120的表面移除多余材料。剩余衬垫和导电材料在开口中形成源极/漏极接触件116和栅极接触件118。源极/漏极接触件116通过源极/漏极接触件114物理和电耦合到外延源极/漏极区82，并且栅极接触件118物理和电耦合到栅极堆叠件98的栅极电极94。源极/漏极接触件116和栅极接触件118可以不同的工艺形成，或者可以相同的工艺形成。尽管示出为以相同的截面形成，但应当理解，源极/漏极接触件116和栅极接触件118中的每一个都可以不同的截面形成，这可避免接触件发生短路。
83.图22c示出了另选的实施例，其中在单个未合并的外延源极/漏极区82上形成源极/漏极接触件114和硅化物104。图22c的各种元件类似于图22b的元件，其中相同的参考标号表示使用相同工艺形成的相同元件。然而，外延源极/漏极区82是未合并的源极/漏极区，其未连接到任何相邻的源极/漏极区(例如，在相邻鳍上生长的区)。
84.各种实施例工艺也可用于在第二ild 120沉积之后，形成硅化物104和源极/漏极接触件114。例如，图25a至图26b示出了这样的实施例。图25a和图25b类似于对应的图16a和图16b，其中相同的参考标号表示使用相同工艺形成的相同元件。然而，在图25a和图25b中，使用可接受的光刻工艺和蚀刻工艺穿过第一ild 88和第二ild 120两者图案化源极/漏极接触件开口122。在该实施例中，在第二ild 120沉积之后，图案化开口122。此外，尽管第二ild 120被示为直接接触第一ild 88，但可在第一ild88和第二ild 120之间形成一个或多个中间层(例如，蚀刻停止层)。穿过这些中间层蚀刻出开口122。
85.在图26a和图26b中，使用与以上关于图17a至图19b所述类似的工艺，在外延源极/漏极区82的暴露表面上形成硅化物104(包括第一部分104a和氮化物部分104d)。硅化物104的氮化物部分104d可进一步形成在开口122的侧壁上，诸如形成在栅极间隔件86的侧壁上、第一ild 88的侧壁上和第二ild 120的侧壁上。使用与以上关于图20a至图22c所述类似的工艺，在硅化物104上形成源极/漏极接触件114。在一些实施例中，源极/漏极接触件114可包括共形衬垫110。
86.本文描述的各种实施例在源极/漏极区中包括共形硅化物。共形硅化物可允许减小的源极/漏极接触电阻(r
csd
)。例如，通过在nmos和pmos finfet晶体管两者中包括共形硅化物，已经观察到finfet晶体管的每个鳍的r
csd
减小约0.2kω至约0.4kω。可通过使用共形沉积工艺沉积金属(例如，钛等)来形成共形硅化物。共形沉积工艺可包括等离子体工艺，该等离子体工艺可包括选择性工艺结合非选择性工艺。由于共形沉积工艺，可控制源极/漏极接触件开口的侧壁上的多余金属材料突出端，从而消除用于移除不期望的金属突出端的单独的侧壁清洁步骤。金属也可在足够的温度下沉积以与源极/漏极区的晶体材料相互混合，这消除了在沉积之后对单独的退火步骤的需要。因此，实施例方法可减少制造步骤，这有利地增加了制造效率并降低了成本。
87.在一些实施例中，一种器件包括：栅极堆叠件；栅极间隔件，该栅极间隔件在栅极堆叠件的侧壁上；源极/漏极区，该源极/漏极区邻近栅极堆叠件；硅化物，该硅化物包括：共形的第一部分，该共形的第一部分延伸到源极/漏极区中，该共形的第一部分包含金属和硅；以及共形的第二部分，该共形的第二部分在共形的第一部分上方，该共形的第二部分进一步设置在栅极间隔件的侧壁上，该共形的第二部分包含金属、硅和氮；以及源极/漏极接触件，该源极/漏极接触件电连接到源极/漏极区到硅化物。在一些实施例中，金属为钛，共形的第一部分包含钛硅(tisi)，并且共形的第二部分包含氮化硅钛(tsn)。在一些实施例中，共形的第一部分的厚度在2nm至4nm的范围内。在一些实施例中，共形的第二部分的厚度在1nm至2nm的范围内。在一些实施例中，源极/漏极接触件包括：衬垫；以及金属，该金属在衬垫上方。在一些实施例中，硅化物包含氯。在一些实施例中，硅化物中的氯小于0.5％原子。
88.在一些实施例中，一种器件包括：栅极堆叠件，该栅极堆叠件在晶体管的沟道区上方；栅极间隔件，该栅极间隔件在栅极堆叠件的侧壁上；源极/漏极区，该源极/漏极区邻近
沟道区；硅化物，该硅化物延伸到源极/漏极区中，该硅化物包括：钛硅部分，其中钛硅部分的最小厚度与钛硅部分的最大厚度的比率在3.5:1至5:1的范围内；以及氮化硅钛部分，该氮化硅钛部分在钛硅部分上，其中氮化硅钛部分的最小厚度与氮化硅钛部分的最大厚度的比率在1:1至1.5:1的范围内；以及源极/漏极接触件，该源极/漏极接触件通过硅化物电连接到源极/漏极区。在一些实施例中，氮化硅钛部分在氮化硅钛部分上方并且沿着氮化硅钛部分的侧延伸。在一些实施例中，氮化硅钛部分沿着栅极间隔件的侧壁延伸。在一些实施例中，该器件还包括围绕栅极堆叠件的第一层间介电层(ild)，其中硅化物沿着第一ild的侧壁延伸。在一些实施例中，该器件还包括在第一ild和栅极堆叠件上方的第二ild，其中硅化物沿着第二ild的侧壁延伸。
89.在一些实施例中，一种方法包括：穿过层间介电层(ild)图案化开口，其中该开口暴露源极/漏极区的表面；在开口中形成硅化物，其中形成硅化物包括：执行第一共形沉积工艺以在源极/漏极区上形成第一含金属部分；执行第二共形沉积工艺以在第一含金属部分上形成第二含金属部分，其中第一共形沉积工艺的工艺参数不同于第二共形沉积工艺；以及在第二含金属部分上执行钝化处理；以及在开口中在硅化物上方形成源极/漏极接触件。在一些实施例中，第一共形沉积工艺和第二共形沉积工艺各自在至少400℃的温度下执行。在一些实施例中，在第二共形沉积工艺与形成源极/漏极接触件之间不执行退火工艺。在一些实施例中，第一共形沉积工艺和第二共形沉积工艺各自包括使用ticl4前体，其中第一共形沉积工艺包括将大部分ticl4前体转化为ticl3的第一等离子体工艺，并且其中第二共形沉积工艺包括将大部分ticl4前体转化为ticl2的第二等离子体工艺。在一些实施例中，第二共形沉积工艺比第一共形沉积工艺具有更高的功率、压力、气流或其组合。在一些实施例中，执行钝化处理将第二含金属部分转化为氮化物。在一些实施例中，该方法还包括执行吹扫工艺以移除第一共形沉积工艺或第二共形沉积工艺的副产物。在一些实施例中，开口暴露栅极间隔件的侧壁，第二共形沉积工艺在栅极间隔件的侧壁上形成第二含金属部分，并且第二含金属部分没有被从栅极间隔件的侧壁中移除。
90.上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。