复合型功率组件的制作方法

1.本技术涉及一种功率组件，特别是涉及一种复合型功率组件。


背景技术：

2.在现有的功率组件中，如：金氧半场效晶体管(mosfet)，若须要在电路设计中增加其它的电路组件(如：齐纳二极管)以形成具有特定功能的电子电路，该些电路组件需要通过焊接的方式与功率组件电性连接。然而，此种电路组件与功率组件的连接方式将增加产品制造的复杂度，且无法有效减少产品的体积。
3.于是，本技术人有感上述缺失之可改善，乃特潜心研究并配合学理之运用，终于提出一种设计合理且有效改善上述缺失之本技术。


技术实现要素：

4.本技术所要解决的技术问题在于，针对现有技术的不足提供一种复合型功率组件。
5.为了解决上述的技术问题，本技术所采用的其中一技术方案是，提供一种复合型功率组件，包括：一基材结构，包含有一基底层及形成于所述基底层上的一磊晶层；其中，所述磊晶层凹设有至少一沟槽，所述基材结构沿着其长度方向定义有一晶体管形成区域及相邻于所述晶体管形成区域的一电路组件形成区域，并且所述沟槽是位于所述晶体管形成区域中；一绝缘层，延伸地形成于所述磊晶层上及所述沟槽的内壁上；其中，所述绝缘层的位于所述沟槽的所述内壁的部位定义为一沟槽绝缘层，其包围形成有一凹槽，并且所述绝缘层的位于所述磊晶层表面上的部位定义为一披覆绝缘层；一介电层，形成于所述披覆绝缘层上；一金氧半场效晶体管，位于所述晶体管形成区域中，且包含：一闸极填充结构，形成于所述沟槽绝缘层的所述凹槽中；一基体掺杂结构，形成于所述磊晶层中且位于所述沟槽的周围区域，所述基体掺杂结构被所述披覆绝缘层覆盖；一源极金属结构，形成于所述介电层上，且依序贯穿所述介电层及所述披覆绝缘层，以接触所述基体掺杂结构；及一汲极金属结构，形成于所述基底层的一底面；以及一齐纳二极管，位于所述电路组件形成区域中，且包含：一齐纳二极管掺杂结构，形成于所述磊晶层中，且被所述披覆绝缘层所覆盖；其中，所述齐纳二极管掺杂结构包含有一第一p型掺杂区及一第一n型掺杂区；及一齐纳二极管金属结构，形成于所述介电层上，且依序贯穿所述介电层及所述披覆绝缘层，以接触所述齐纳二极管掺杂结构的所述第一p型掺杂区及所述第一n型掺杂区，以使得所述齐纳二极管在通电时接受一逆向偏压。
6.可选地，在所述齐纳二极管中，所述第一p型掺杂区及所述第一n型掺杂区皆是自所述磊晶层的一顶面向下掺杂所形成，所述第一p型掺杂区的一掺杂深度大于所述第一n型掺杂区的一掺杂深度，并且所述第一p型掺杂区的一掺杂范围大于且涵盖所述第一n型掺杂区的一掺杂范围。
7.可选地，所述第一n型掺杂区形成于所述第一p型掺杂区的内侧，所述第一n型掺杂
区的一顶面与所述第一p型掺杂区的一顶面共平面，且与所述磊晶层的所述顶面彼此切齐，并且所述第一n型掺杂区除了其顶面的外缘部分是被所述第一p型掺杂区所包围。
8.可选地，所述齐纳二极管金属结构包含有两个金属接脚，两个所述金属接脚彼此间隔设置，且皆依序地贯穿所述介电层及所述披覆绝缘层，以分别电性连接于所述齐纳二极管掺杂结构的所述第一n型掺杂区与所述第一p型掺杂区。
9.可选地，所述齐纳二极管金属结构的其中一个所述金属接脚是延伸地接触于所述齐纳二极管掺杂结构的所述第一n型掺杂区，且未接触于所述第一p型掺杂区，并且所述齐纳二极管金属结构的其中另一个所述金属接脚是延伸地接触于所述齐纳二极管掺杂结构的所述第一p型掺杂区，且未接触于所述第一n型掺杂区；其中，在所述复合型功率组件通电时，连接于所述第一p型掺杂区的所述金属接脚之电位低于连接于所述第一n型掺杂区的所述金属接脚之电位，借以产生所述逆向偏压。
10.可选地，所述复合型功率组件进一步包括：一常规二极管；其中，所述常规二极管也位于所述电路组件形成区域中，且与所述齐纳二极管呈间隔设置，所述常规二极管包含：一常规二极管掺杂结构及一常规二极管金属结构；其中，所述常规二极管掺杂结构形成于所述磊晶层中，且被所述披覆绝缘层所覆盖，所述常规二极管掺杂结构包含一第二p型掺杂区及一第二n型掺杂区；所述常规二极管金属结构包含有两个金属接脚，所述常规二极管金属结构的两个所述金属接脚彼此间隔设置，且皆依序地贯穿所述介电层及所述披覆绝缘层，以分别电性连接于所述常规二极管掺杂结构的所述第二n型掺杂区与所述第二p型掺杂区，以使得所述常规二极管在通电时接受一顺向偏压。
11.可选地，所述复合型功率组件进一步包括：一电阻器；其中，所述电阻器也位于所述电路组件形成区域中，且与所述齐纳二极管及所述常规二极管呈间隔设置，所述电阻器包含：一电阻器掺杂结构及一电阻器金属结构；其中，所述电阻器掺杂结构形成于所述披覆绝缘层上，且被所述介电层所覆盖，所述电阻器掺杂结构为p型掺杂半导体或n型掺杂半导体，所述电阻器金属结构形成于所述介电层上，且部分贯穿所述介电层，以电性连接于所述电阻器掺杂结构；其中，所述电阻器在通电时产生一电阻。
12.可选地，在所述金氧半场效晶体管中，所述基体掺杂结构包含有一基体p型掺杂区及形成于所述基体p型掺杂区上的两个基体n型掺杂区；两个所述基体n型掺杂区与所述基体p型掺杂区彼此上下堆栈；所述基体p型掺杂区位于下侧，且与所述磊晶层抵接；两个所述基体n型掺杂区位于上侧、位于所述基体p型掺杂区顶部的两侧，且彼此间隔地形成；并且，两个所述基体n型掺杂区皆被所述披覆绝缘层所覆盖。
13.可选地，所述源极金属结构包含有：一源极金属导电部及与所述源极金属导电部连接的至少一源极金属接触塞，所述源极金属导电部形成于所述介电层上，所述源极金属接触塞依序贯穿所述介电层及所述披覆绝缘层，以电性连接于所述基体掺杂结构；其中，所述源极金属接触塞是延伸至两个所述基体n型掺杂区之间的区域，且与两个所述基体n型掺杂区接触、也与所述基体p型掺杂区接触。
14.可选地，所述基体掺杂结构的两个所述基体n型掺杂区及所述齐纳二极管掺杂结构的所述第一n型掺杂区皆是在同一道离子布植程序所完成。
15.本技术的有益效果在于，本技术实施例所提供的复合型功率组件，能通过将不同的电子组件(如：齐纳二极管)的形成整合在金氧半场效晶体管的结构中，以形成所需要的
功率组件，其无须增加额外的制程，从而简化了制程复杂度。
16.另外，本技术实施例所提供的复合型功率组件在齐纳二极管及常规二极管的设计上是基于硅(silicon)的架构。据此，本技术实施例所提供的复合型功率组件可以获得较稳定的输出电压，并且可以应用于更低且更广的输入电压范围。
17.为能更进一步了解本技术的特征及技术内容，请参阅以下有关本技术的详细说明与附图，但是此等说明与附图仅用来说明本技术，而非对本技术的保护范围作任何的限制。
附图说明
18.图1a至图1i为根据本技术第一实施例复合型功率组件的制造方法流程示意图。
19.图2为根据本技术第一实施例复合型功率组件的剖视示意图(标示组件结构对应的等效电路)。
20.图3为根据本技术第一实施例复合型功率组件的等效电路图。
21.图4a为根据本技术第二实施例复合型功率组件的局部示意图。
22.图4b为根据本技术第二实施例复合型功率组件的等效电路图。
23.图5a为根据本技术第三实施例复合型功率组件的局部示意图。
24.图5b为根据本技术第三实施例复合型功率组件的等效电路图。
具体实施方式
25.以下是通过特定的具体实施例来说明本技术所公开的实施方式，本领域技术人员可由本说明书所公开的内容了解本技术的优点与效果。本技术可通过其他不同的具体实施例加以施行或应用，本说明书中的各项细节也可基于不同观点与应用，在不悖离本技术的构思下进行各种修改与变更。另外，本技术的附图仅为简单示意说明，并非依实际尺寸的描绘，事先声明。以下的实施方式将进一步详细说明本技术的相关技术内容，但所公开的内容并非用以限制本技术的保护范围。应当可以理解的是，虽然本文中可能会使用到“第一”、“第二”、“第三”等术语来描述各种组件或者信号，但这些组件或者信号不应受这些术语的限制。这些术语主要是用以区分一组件与另一组件，或者一信号与另一信号。另外，本文中所使用的术语“或”，应视实际情况可能包括相关联的列出项目中的任一个或者多个的组合。
26.[第一实施例]
[0027]
请参阅图1a至图1i、图2及图3所示，本技术第一实施例提供一种复合型功率组件100的制造方法。所述复合型功率组件的制造方法包含有步骤s101至步骤s109。其中，图1a至图1i为根据本技术第一实施例复合型功率组件的制造方法流程示意图，图2为根据本技术第一实施例复合型功率组件的剖视示意图(标示组件结构对应的等效电路)，并且图3为根据本技术第一实施例复合型功率组件的等效电路图。
[0028]
必须说明的是，本实施例所载之各步骤的顺序与实际的操作方式可视需求而调整，并不限于本实施例所载。
[0029]
本实施例的复合型功率组件100为基于金氧半场效晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)的功率组件。也就是说，本实施例的复合型功率组件100为以金氧半场效晶体管为基础架构，进行改良的功率组件。再者，本实施
region)，并且所述第二p型掺杂区51p也为p-型掺杂区，但本技术不受限于此。
[0040]
如图1c所示，所述步骤s103包含：实施一沟槽形成作业(trench formation operation)，以使得所述磊晶层12上凹陷地形成多个沟槽13，并且多个所述沟槽13皆是位于上述晶体管形成区域a中。其中，多个所述沟槽13可以例如是以蚀刻的方式所形成。
[0041]
更具体地说，多个所述沟槽13是沿着上述长度方向d间隔地凹陷于磊晶层12的相反于基底层11的一侧表面，并且多个所述沟槽13的底部是未接触于基底层11、而与所述基底层11间隔有一段距离。从另一个角度说，多个所述沟槽13是自基材结构1的顶面101凹设所形成，且未接触于所述基材结构1的基底层11。
[0042]
需说明的是，上述多个沟槽13是以剖面图角度来针对磊晶层12内的不同部位的沟槽13进行说明。若以整体观之，该些沟槽13可能是相连通的构造或是相互分离的构造，本技术并不予以限制。
[0043]
再者，本实施例虽然是以先实施第一离子布植作业(步骤s102)、而后实施沟槽形成作业(步骤s103)为例子作说明，但本技术不受限于此。举例而言，沟槽形成作业也可以是在第一离子布植作业之前实施。
[0044]
如图1d所示，所述步骤s104包含：实施一绝缘层形成作业(insulation layer formation operation)，以于所述磊晶层12的顶面101、第一p型掺杂区41p的顶面、第二p型掺杂区51p的顶面、及多个沟槽13的内壁上，延伸地形成一绝缘层2(或称，氧化层)。
[0045]
也就是说，所述绝缘层形成作业能使得所述磊晶层12的顶面101、第一p型掺杂区41p的顶面、第二p型掺杂区51p的顶面、及多个沟槽13的内壁，被所述绝缘层2所覆盖。
[0046]
其中，所述绝缘层2可以例如是借由一低温氧化沉积(low temperature oxide deposition，lto deposition)制程或一热氧化(thermal oxidation)制程所形成。再者，所述绝缘层2的材质可以例如是硅的化合物。举例来说，所述绝缘层2的材质可以例如是二氧化硅(silicon dioxide)，但本技术不受限于此。
[0047]
进一步地说，所述绝缘层2的位于每个沟槽13的内壁的部位各自定义为一沟槽绝缘层21(或称，沟槽氧化层)，并且每个所述沟槽绝缘层21包围形成有一凹槽22。也就是说，多个所述沟槽绝缘层21是分别形成于多个沟槽13的内壁上，并且多个所述沟槽绝缘层21分别包围形成有多个凹槽22。另外，所述绝缘层2的其余部位(也就是，绝缘层2的位于磊晶层12顶面101、第一p型掺杂区41p顶面、及第二p型掺杂区51p顶面的部位)定义为一披覆绝缘层23(或称，披覆氧化层)。
[0048]
其中，多个所述沟槽绝缘层21皆是位于上述晶体管形成区域a中，并且所述披覆绝缘层23则是延伸地位于上述晶体管形成区域a及电路组件形成区域b中。
[0049]
如图1e所示，所述步骤s105包含：实施一多晶硅材料沉积作业(polysilicon material deposition operation)，以于所述绝缘层2的远离于磊晶层12的一侧表面上，沉积形成一多晶硅材料m，从而使得所述多晶硅材料m覆盖于披覆绝缘层23上，且填满于多个所述沟槽绝缘层21所包围的多个凹槽22中。其中，所述多晶硅材料m可以例如是由硅烷(silane)通过一低压化学气相沉积(low pressure chemical vapor deposition，lpcvd)制程所形成，但本技术不受限于此。
[0050]
在本实施例中，所述多晶硅材料m于绝缘层2上沉积了一定的厚度，以使得所述多晶硅材料m的外表面(也就是，多晶硅材料m远离于磊晶层12的一侧表面)为一平坦的表面。
更具体地说，所述多晶硅材料m的外表面位于多个凹槽22上方及披覆绝缘层23上方的部分大致彼此齐平，但本技术不受限于此。
[0051]
如图1f所示，所述步骤s106包含：对所述多晶硅材料m依序地实施一微影作业(photolithography operation)及一蚀刻作业(etching operation)，以移除一部分的所述多晶硅材料m。据此，由多个所述沟槽绝缘层21所包围的多个凹槽22中、分别形成有多个多晶硅填充结构m1(poly-silicon filling structure)。并且，多个所述多晶硅填充结构m1与多个所述沟槽绝缘层21相同，皆是位于上述晶体管形成区域a中。再者，于所述披覆绝缘层23上、形成有一多晶硅块状结构m2(poly-silicon block structure)。
[0052]
进一步地说，多个所述多晶硅填充结构m1在通过蚀刻作业后，其显露于外的表面(也就是，图1f中的多晶硅填充结构m1的顶面)是低于披覆绝缘层23的外表面(也就是，图1f中的披覆绝缘层23的顶面)，但本技术不受限于此。
[0053]
再者，所述多晶硅块状结构m2是形成于披覆绝缘层23的远离于磊晶层12的一侧表面，并且所述多晶硅块状结构m2是位于上述电阻器形成区域b3中，以于后续制造流程中被制作成特定的电路组件(如：电阻器)。
[0054]
也就是说，所述多晶硅块状结构m2不同于第一p型掺杂区41p及第二p型掺杂区51p，所述多晶硅块状结构m2是形成于披覆绝缘层23的顶面上，而所述第一p型掺杂区41p及第二p型掺杂区51p是形成于磊晶层12中，且被所述披覆绝缘层23所覆盖。
[0055]
从另一个角度说，所述多晶硅块状结构m2是位于披覆绝缘层23的一侧，而所述第一p型掺杂区41p及第二p型掺杂区51p是位于披覆绝缘层23的另一侧。再者，所述多晶硅块状结构m2及第一p型掺杂区41p及第二p型掺杂区51p沿着所述长度方向d是位于不同的位置上。
[0056]
另外，值得一提的是，在本实施例中，上述多晶硅填充结构m1及多晶硅块状结构m2的原材料m是在同一道多晶硅沉积程序中所形成，但本技术不受限于此。举例而言，上述多晶硅填充结构m1及多晶硅块状结构m2的原材料m也可以依据制程需求经由不同的多晶硅沉积程序所形成。
[0057]
如图1g所示，所述步骤s107包含：实施一第二离子布植作业(second ion implantation operation)，以使得每个所述多晶硅填充结构m1形成为一闸极填充结构31(或称掺杂多晶硅填充结构)、使得所述磊晶层12的位于任何两个相邻的沟槽13之间的部分形成为一基体掺杂结构32(matrix doped structure)、使得所述第一p型掺杂区41p的内侧形成有一第一n型掺杂区41n、使得所述第二p型掺杂区51p的内侧形成有一第二n型掺杂区51n，且使得所述多晶硅块状结构m2形成为一电阻器掺杂结构61。
[0058]
值得一提的是，在本实施例中，为了对多晶硅材料m1、m2及磊晶层12进行不同的掺杂(如：p型掺杂或n型掺杂)，所述离子布植制程可以例如是包含多道离子布植程序(如：p型掺杂离子布植程序及n型掺杂离子布植程序)。
[0059]
进一步地说，每个所述闸极填充结构31可以例如是p型掺杂半导体及n型掺杂半导体的其中之一，本技术不予以限制。
[0060]
进一步地说，每个所述基体掺杂结构32包含有一基体p型掺杂区32p及形成于所述基体p型掺杂区32p上的两个基体n型掺杂区32n。具体而言，在每个所述基体掺杂结构32中，两个所述基体n型掺杂区32n与基体p型掺杂区32p彼此上下堆栈。所述基体p型掺杂区32p位
于下侧，且与所述磊晶层12抵接。两个所述基体n型掺杂区32n位于上侧、位于所述基体p型掺杂区32p顶部的两侧，且彼此间隔地形成。再者，两个所述基体n型掺杂区32n皆被披覆绝缘层23所覆盖。
[0061]
值得一提的是，所述基体p型掺杂区32p的导电型态相异于上述基底层11的导电型态(n+型掺杂的半导体)、也相异于上述磊晶层12的导电型态(n-型掺杂的半导体)。具体而言，本实施例的多个所述基体p型掺杂区32p为p-型掺杂半导体，而布植的离子种类可以例如是硼离子(b+)，但本技术不受限于此。
[0062]
进一步地说，所述第一p型掺杂区41p及第一n型掺杂区41n共同构成一齐纳二极管掺杂结构41。其中，所述第一p型掺杂区41p及第一n型掺杂区41n皆是自磊晶层12的顶面101朝着底面102的方向所形成。
[0063]
再者，在所述磊晶层12中，所述第一p型掺杂区41p的掺杂深度大于所述第一n型掺杂区41n的掺杂深度，所述第一p型掺杂区41p的掺杂范围大于所述第一n型掺杂区41n的掺杂范围，并且所述第一p型掺杂区41p的掺杂范围涵盖所述第一n型掺杂区41n的掺杂范围。
[0064]
从另一个角度说，所述第一n型掺杂区41n形成于第一p型掺杂区41p的内侧。所述第一n型掺杂区41n的顶面与第一p型掺杂区41p的顶面共平面，且与磊晶层12的顶面101彼此切齐。所述磊晶层12的顶面101、第一n型掺杂区41n的顶面、及第一p型掺杂区41p的顶面，皆被披覆绝缘层23所覆盖。再者，所述第一n型掺杂区41n除了其顶面的外缘部分是被所述第一p型掺杂区41p所包围。
[0065]
进一步地说，类似于所述齐纳二极管掺杂结构41，所述第二p型掺杂区51p及第二n型掺杂区51n共同构成一常规二极管掺杂结构51。其中，所述第二p型掺杂区51p及第二n型掺杂区51n皆是自磊晶层12的顶面101朝着底面102的方向所形成。
[0066]
再者，在所述磊晶层12中，所述第二p型掺杂区51p的掺杂深度大于所述第二n型掺杂区51n的掺杂深度，所述第二p型掺杂区51p的掺杂范围大于所述第二n型掺杂区51n的掺杂范围，并且所述第二p型掺杂区51p的掺杂范围涵盖着所述第二n型掺杂区51n的掺杂范围。
[0067]
从另一个角度说，所述第二n型掺杂区51n形成于第二p型掺杂区51p的顶部内侧。所述第二n型掺杂区51n的顶面与第二p型掺杂区51p的顶面共平面，且与磊晶层12的顶面101彼此切齐。所述磊晶层12的顶面101、第二n型掺杂区51n的顶面、及第二p型掺杂区51p的顶面，皆被披覆绝缘层23所覆盖。再者，所述第二n型掺杂区51n除了其顶面的外缘部分是被所述第二p型掺杂区51p所包围。
[0068]
进一步地说，所述电阻器掺杂结构61可以例如是p型掺杂半导体及n型掺杂半导体的其中之一，本实施例优选为p型掺杂半导体，但本技术不受限于此。再者，所述电阻器掺杂结构61的掺杂浓度相对于齐纳二极管掺杂结构41的掺杂浓度或常规二极管掺杂结构51的掺杂浓度来得低，以产生电阻的效果。
[0069]
值得一提的是，在本实施例中，每个所述基体掺杂结构32的两个基体n型掺杂区32n、所述齐纳二极管掺杂结构41的第一n型掺杂区41n、及所述常规二极管掺杂结构51的第二n型掺杂区51n，皆是在同一道离子布植程序所完成，且皆具有大致相同的掺杂深度，但本技术不受限于此。
[0070]
需说明的是，本文中所述及的离子布植制程所使用的离子种类，可以例如是：硼离
子(b+)、锌离子(zn2+)、氟离子(f-)、氮离子(n-)、氧离子(o2-)、碳离子(c4+)、氩离子(ar+)、磷离子(p+)、砷离子(as+)、或锑离子(sb2+)。
[0071]
如图1h所示，所述步骤s108包含：实施一介电层形成作业(dielectric layer formation operation)，以于所述基材结构1上形成一介电层7(inter layer dielectric，ild)，并且使得所述披覆绝缘层23、闸极填充结构31、及电阻器掺杂结构61，被所述介电层7所覆盖。
[0072]
其中，所述介电层7可以例如是通过化学气相沉积制程所形成，但本技术不受限于此。举例来说，所述介电层7也可以例如是以物理气相沉积制程或其它适合的沉积制程所形成。再者，所述介电层7的材料可以例如是硅的化合物或其它介电材质所构成。
[0073]
进一步地说，所述介电层7的外表面可以例如是通过一化学机械抛光(chemical mechanical polishing，cmp)制程而实现表面平坦化，但本技术不受限于此。
[0074]
如图1i所示，所述步骤s109包含：实施一金属化作业(metallization operation)，以于所述介电层7上分别形成一源极金属结构33(source metal)、一齐纳二极管金属结构42、一常规二极管金属结构52、及一电阻器金属结构62，并且于所述基材结构1的底面102形成一汲极金属结构34(drain metal)。
[0075]
需说明的是，在本文中所提及的“金属结构”可以例如是以沉积的方式所形成，并且所述“金属结构”可以例如是铝/硅/铜合金所形成的一体构造，但于实际应用时，不以此为限。
[0076]
进一步地说，所述源极金属结构33是位于晶体管形成区域a。所述源极金属结构33是形成于介电层7的远离于基底层11的一侧表面上，且依序地贯穿于介电层7及披覆绝缘层23，以电性连接于多个所述基体掺杂结构32的至少其中一个基体掺杂结构32。
[0077]
在本实施例中，所述源极金属结构33包含有：一源极金属导电部331及与所述源极金属导电部331连接的两个源极金属接触塞332。
[0078]
所述源极金属导电部331是形成于介电层7的相反于基底层11的一侧表面上。两个所述源极金属接触塞332是彼此间隔地设置，并且皆依序地贯穿介电层7及披覆绝缘层23，以使得所述源极金属导电部331能通过两个源极金属接触塞332而电性连接于多个基体掺杂结构32中的其中两个相邻的基体掺杂结构32。
[0079]
进一步地说，每个所述源极金属接触塞332的宽度是小于其所连接的基体掺杂结构32的宽度。每个所述源极金属接触塞332是延伸至其所对应的两个基体n型掺杂区32n之间的区域，且与两个所述基体n型掺杂区32n接触、也与所述基体p型掺杂区32p接触。借此，两个所述源极金属接触塞332相较于其所电性连接的两个基体掺杂结构32而言为等电位设置。
[0080]
值得一提的是，在本实施例中，每个所述源极金属接触塞332延伸至两个所述基体n型掺杂区32n之间的一延伸深度较佳是小于两个所述基体n型掺杂区32n的一掺杂深度。也就是说，每个所述源极金属接触塞332延伸至两个所述基体n型掺杂区32n之间的延伸深度较佳是未超过两个所述基体n型掺杂区32n，但本技术不受限于此。
[0081]
所述汲极金属结构34是形成于基材结构1的底面102。也就是说，所述汲极金属结构34是形成于基底层11的相反于磊晶层12的一侧表面上。在本实施例中，所述汲极金属结构34是全面覆盖于基材结构1的底面102上，但本技术不受限于此。
[0082]
根据上述配置，如图2所示，所述源极金属结构33能用以电性连接一源极导线33l、而定义出金氧半场效晶体管的源极s(source)。所述汲极金属结构34能用以电性连接一汲极导线34l、而定义出金氧半场效晶体管的汲极d(drain)。再者，多个所述闸极填充结构31中的其中一个所述闸极填充结构31(如图2中最右边的闸极填充结构)能用以电性连接一闸极导线31l、而定义出金氧半场效晶体管的闸极g(gate)。上述位于晶体管形成区域a中的各个构件(如：源极金属结构33、汲极金属结构34、闸极填充结构31
…
等)能形成金氧半场效晶体管3，其等效电路如图3所示。
[0083]
请继续参阅图1i及图2所示，所述齐纳二极管金属结构42、常规二极管金属结构52、及电阻器金属结构62皆是位于电路组件形成区域b。
[0084]
所述齐纳二极管金属结构42是位于齐纳二极管形成区域b1中，并且所述齐纳二极管金属结构42是形成于介电层7的相反于基底层11的一侧表面上，且依序地贯穿介电层7及披覆绝缘层23，以接触及电性连接于被所述披覆绝缘层23所覆盖的齐纳二极管掺杂结构41。所述齐纳二极管金属结构42与齐纳二极管掺杂结构41能互相搭配，以构成一齐纳二极管4(zener diode，vz)。所述齐纳二极管4经配置接受一逆向偏压(reverse bias)，并且所述齐纳二极管4能承受5伏特至6伏特之间的电压。
[0085]
在本实施例中，所述齐纳二极管金属结构42包含有两个金属接脚421。所述齐纳二极管金属结构42的两个金属接脚421彼此间隔设置，且皆依序地贯穿介电层7及披覆绝缘层23，以分别电性连接于所述齐纳二极管掺杂结构41的第一n型掺杂区41n与第一p型掺杂区41p，从而形成所述齐纳二极管4。
[0086]
更具体地说，所述齐纳二极管金属结构42的其中一个金属接脚421是延伸地接触于齐纳二极管掺杂结构41的第一n型掺杂区41n，且未接触于第一p型掺杂区41p。换句话说，接触于所述第一n型掺杂区41n的金属接脚421的一延伸深度较佳是未超过第一n型掺杂区41n的一掺杂深度。
[0087]
再者，所述齐纳二极管金属结构42的其中另一个金属接脚421是延伸地接触于齐纳二极管掺杂结构41的第一p型掺杂区41p，且未接触于第一n型掺杂区41n。
[0088]
进一步地说，在所述齐纳二极管4中，连接于所述第一p型掺杂区41p的金属接脚421之电位「低于」连接于所述第一n型掺杂区41n的金属接脚421之电位，借以在功率组件通电时产生一「逆向偏压」。
[0089]
所述常规二极管金属结构52是位于常规二极管形成区域b2中，并且所述常规二极管金属结构52是形成于介电层7的相反于基底层11的一侧表面上，且依序地贯穿介电层7及披覆绝缘层23，以接触及电性连接于被所述披覆绝缘层23所覆盖的常规二极管掺杂结构51。所述常规二极管金属结构52与常规二极管掺杂结构51能互相搭配，以构成一常规二极管5(normal diode，vd)。所述常规二极管5经配置接受一顺向偏压(forward bias)，并且所述常规二极管5能承受0伏特至0.7伏特之间的电压。
[0090]
在本实施例中，所述常规二极管金属结构52包含有两个金属接脚521。所述常规二极管金属结构52的两个金属接脚521彼此间隔设置，且皆依序地贯穿介电层7及披覆绝缘层23，以分别电性连接于所述常规二极管掺杂结构51的第二n型掺杂区51n与第二p型掺杂区51p，从而形成所述常规二极管5。
[0091]
更具体地说，所述常规二极管金属结构52的其中一个金属接脚521是延伸地接触
于常规二极管掺杂结构51的第二n型掺杂区51n，且未接触于第二p型掺杂区51p。换句话说，接触于所述第二n型掺杂区51n的金属接脚521的一延伸深度较佳是未超过第二n型掺杂区51n的一掺杂深度。
[0092]
再者，所述常规二极管金属结构52的其中另一个金属接脚521是延伸地接触于常规二极管掺杂结构51的第二p型掺杂区51p，且未接触于第二n型掺杂区51n。
[0093]
进一步地说，在所述常规二极管5中，连接于所述第二p型掺杂区51p的金属接脚521之电位「高于」连接于所述第二n型掺杂区51n的金属接脚521之电位，借以在功率组件通电时产生一「顺向偏压」。
[0094]
值得一提的是，在本实施中，在所述常规二极管5中，连接于所述第二p型掺杂区51p的金属接脚521，可以通过一导线(图未绘示)而电性连接于多个所述闸极填充结构31中的其中一个闸极填充结构31(如图2中最右边的闸极填充结构)。再者，连接于所述第二n型掺杂区51n的所述金属接脚521，可以通过一导线(图未绘示)而电性连接于所述金氧半场效晶体管3的源极金属结构33，但本技术不受限于此。
[0095]
所述电阻器金属结构62是位于电阻器形成区域b3，并且所述电阻器金属结构62是形成于介电层7的相反于基底层11的一侧表面上，且部分地贯穿介电层7，以接触及电性连接于位于所述披覆绝缘层23表面上的电阻器掺杂结构61。所述电阻器金属结构62与电阻器掺杂结构61能互相搭配，以形成为一电阻器6(resistor，r)。
[0096]
在本实施例中，所述电阻器金属结构62包含两个金属接脚621。所述电阻器金属结构62的两个金属接脚621彼此间隔设置，且皆部分地贯穿介电层7，以接触及电性连接于电阻器掺杂结构61(如：p型掺杂半导体)。其中，所述电阻器掺杂结构61的掺杂浓度低于齐纳二极管掺杂结构41的掺杂浓度、也低于常规二极管掺杂结构51的掺杂浓度，以在功率组件通电时产生电阻的效果。
[0097]
实施以上所述之步骤s101至步骤s109后，即能完成如图1i及图2所示之复合型功率组件100(或称，沟渠式功率组件)。
[0098]
本实施例的复合型功率组件100的等效电路图如图3所示。须强调的是，于实际应用时，各步骤不排除以合理之变化形态替代。再者，须强调的是，上述各步骤是以剖面图角度来进行描述，在符合上述各步骤的前提下，不排除以各种设计布局实施本技术之可能。换言之，若以俯视观之，本实施例的复合型功率组件100可以有不同的设计布局型态。
[0099]
根据上述配置，本技术实施例所提供的复合型功率组件的制造方法，能通过将不同的电子组件(如：齐纳二极管、常规二极管、电阻器)的形成整合在金氧半场效晶体管的制程中，以形成所需要的功率组件，其无须增加额外的制程，从而简化了制程复杂度。
[0100]
另外，本技术实施例所提供的复合型功率组件在齐纳二极管及常规二极管的设计上是基于硅(silicon)的架构(也就是，齐纳二极管掺杂结构41及常规二极管掺杂结构51是形成于磊晶层12中)。据此，本技术实施例所提供的复合型功率组件可以获得较稳定的输出电压，并且可以应用于更低更广的输入电压范围。
[0101]
以上为本技术实施例的复合型功率组件的制造方法的说明，而以下接着说明本实施例的复合型功率组件的具体构造。必须说明的是，虽然本实施例的复合型功率组件是通过上述制造方法所制成，但本技术不受限于此。也就是说，本技术的复合型功率组件也可以是通过其它的制造方法所制成。
[0102]
如图1i所示，并请一并搭配图2及图3，本实施例另公开一种复合型功率组件100，其包含：一基材结构1、一绝缘层2、一介电层7、一金氧半场效晶体管3(mosfet)、一齐纳二极管4(vz)、一常规二极管5(vd)、及一电阻器6(r)。
[0103]
所述基材结构1包含有一基底层11及形成于所述基底层11上的一磊晶层12。所述磊晶层12凹设有至少一沟槽13，所述基材结构1沿着其长度方向d定义有一晶体管形成区域a及相邻于所述晶体管形成区域a的一电路组件形成区域b，并且所述沟槽13是位于晶体管形成区域a中。
[0104]
所述绝缘层2延伸地形成于磊晶层12上及沟槽13的内壁上。所述绝缘层2的位于沟槽13的内壁的部位定义为一沟槽绝缘层21，其包围形成有一凹槽22，并且所述绝缘层2的位于磊晶层12表面上的部位定义为一披覆绝缘层23。再者，所述介电层7形成于绝缘层2的披覆绝缘层23上。
[0105]
所述金氧半场效晶体管3位于晶体管形成区域a中，且包含：一闸极填充结构31、一基体掺杂结构32、一源极金属结构33、及一汲极金属结构34。其中，所述闸极填充结构31形成于沟槽绝缘层21的凹槽22中。所述基体掺杂结构32形成于磊晶层12中，且位于所述沟槽13的周围区域，并且所述基体掺杂结构32被披覆绝缘层23所覆盖。所述源极金属结构33形成于介电层7上，且依序地贯穿所述介电层7及披覆绝缘层23，以接触及电性连接所述基体掺杂结构32。所述汲极金属结构34形成于基底层11的底面。
[0106]
所述齐纳二极管4位于电路组件形成区域b中，且包含：一齐纳二极管掺杂结构41及一齐纳二极管金属结构42。其中，所述齐纳二极管掺杂结构41形成于磊晶层12中，且被所述披覆绝缘层23所覆盖。所述齐纳二极管掺杂结构41包含一第一p型掺杂区41p及一第一n型掺杂区41n。
[0107]
所述第一p型掺杂区41p及第一n型掺杂区41n皆是自磊晶层12的顶面101向下掺杂所形成。所述第一p型掺杂区41p的掺杂深度大于所述第一n型掺杂区41n的掺杂深度。所述第一p型掺杂区41p的掺杂范围大于且涵盖所述第一n型掺杂区41n的掺杂范围。所述第一n型掺杂区41n形成于第一p型掺杂区41p的内侧。所述第一n型掺杂区41n的顶面与第一p型掺杂区41p的顶面共平面，且与磊晶层12的顶面101彼此切齐。所述第一n型掺杂区41n除了其顶面的外缘部分是被所述第一p型掺杂区41p所包围。
[0108]
所述齐纳二极管金属结构42包含有两个金属接脚421。所述齐纳二极管金属结构42的两个金属接脚421彼此间隔设置，且皆依序地贯穿介电层7及披覆绝缘层23，以分别电性连接于所述齐纳二极管掺杂结构41的第一n型掺杂区41n与第一p型掺杂区41p。
[0109]
更具体地说，所述齐纳二极管金属结构42的其中一个金属接脚421是延伸地接触于齐纳二极管掺杂结构41的第一n型掺杂区41n，且未接触于第一p型掺杂区41p。再者，所述齐纳二极管金属结构42的其中另一个金属接脚421是延伸地接触于齐纳二极管掺杂结构41的第一p型掺杂区41p，且未接触于第一n型掺杂区41n。另，所述齐纳二极管4经配置在复合型功率组件100通电时接受一逆向偏压。
[0110]
所述常规二极管5也位于电路组件形成区域b中，且与所述齐纳二极管4呈间隔设置。所述常规二极管5包含：一常规二极管掺杂结构51及一常规二极管金属结构52。其中，所述常规二极管掺杂结构51形成于磊晶层12中，且被所述披覆绝缘层23所覆盖。所述常规二极管掺杂结构51包含一第二p型掺杂区51p及一第二n型掺杂区51n。所述常规二极管金属结
构52包含有两个金属接脚521。所述常规二极管金属结构52的两个金属接脚521彼此间隔设置，且皆依序地贯穿介电层7及披覆绝缘层23，以分别电性连接于所述常规二极管掺杂结构51的第二n型掺杂区51n与第二p型掺杂区51p。所述常规二极管5的结构类似于齐纳二极管4，在此便不多赘述。不同的是，所述常规二极管5经配置在复合型功率组件100通电时接受一顺向偏压。
[0111]
所述电阻器6也位于电路组件形成区域b中，且与所述齐纳二极管4及常规二极管5呈间隔设置。所述电阻器6包含：一电阻器掺杂结构61及一电阻器金属结构62。其中，所述电阻器掺杂结构61形成于披覆绝缘层23上，且被所述介电层7覆盖。所述电阻器掺杂结构61为p型掺杂半导体或n型掺杂半导体。所述电阻器金属结构62形成于所述介电层上，且依序地贯穿所述介电层7，以电性连接于所述电阻器掺杂结构61。再者，所述电阻器6经配置在复合型功率组件100通电时产生一电阻。
[0112]
[第二实施例]
[0113]
请参阅图4a及图4b所示，本技术第二实施例也提供一种复合型功率组件100’。图4a为根据本技术第二实施例复合型功率组件的局部示意图，并且图4b为根据本技术第二实施例复合型功率组件的等效电路图。
[0114]
本技术第二实施例复合型功率组件100’的结构设计与上述第一实施例大致相同，不同之处在于本实施例的复合型功率组件100’具有彼此串联的多个齐纳二极管4(vz1至vzn)。
[0115]
更具体地说，在本实施例中，所述齐纳二极管4的数量为多个，并且多个所述齐纳二极管4(vz1至vzn)是以彼此串联的方式设置，且位于电路组件形成区域b的齐纳二极管形成区域b1中。多个所述齐纳二极管4的数量可以例如是两个或两个以上。
[0116]
更具体地说，彼此串联的多个所述齐纳二极管4是以「n型掺杂区/p型掺杂区/n型掺杂区/p型掺杂区
…
」，彼此交错的方式排列。其中，在任何两个相邻且彼此串联的所述齐纳二极管4中，其中一个所述齐纳二极管4的连接于p型掺杂区41p的金属接脚421、是直接地接触且电性连接于其中另一个所述齐纳二极管4的连接于n型掺杂区41n的金属接脚421。再者，其中一个所述齐纳二极管4的齐纳二极管掺杂结构41、是未直接地接触于另一个所述齐纳二极管4的齐纳二极管掺杂结构41。
[0117]
如图4b所示，由于本实施例的复合型功率组件100’具有彼此串联的多个齐纳二极管4(vz1至vzn)，因此可以借由调整齐纳二极管4的数量，以改变vg，进而控制复合型功率组件100’的驱动电压，以达到驱动各种不同功率金氧半场效晶体管(power mosfet)的可行性。
[0118]
[第三实施例]
[0119]
请参阅图5a及图5b所示，本技术第三实施例也提供一种复合型功率组件100”。图5a为根据本技术第三实施例复合型功率组件的局部示意图，并且图5b为根据本技术第三实施例复合型功率组件的等效电路图。
[0120]
本技术第三实施例复合型功率组件100”的结构设计与上述第一实施例大致相同，不同之处在于本实施例的复合型功率组件100”具有彼此串联的多个常规二极管5(vd1至vdn)。
[0121]
更具体地说，在本实施例中，所述常规二极管5的数量为多个，并且多个所述常规
二极管5(vd1至vdn)是以彼此串联的方式设置，且位于电路组件形成区域b的常规二极管形成区域b2中。多个所述常规二极管5的数量可以例如是两个或两个以上。
[0122]
更具体地说，彼此串联的多个所述常规二极管5是以「n型掺杂区/p型掺杂区/n型掺杂区/p型掺杂区
…
」，彼此交错的方式排列。其中，在任何两个相邻且彼此串联的所述常规二极管5中，其中一个所述常规二极管5的连接于p型掺杂区51p的金属接脚521、是直接地接触且电性连接于其中另一个所述常规二极管5的连接于n型掺杂区51n的金属接脚521。再者，其中一个所述常规二极管5的常规二极管掺杂结构51、是未直接地接触于另一个所述常规二极管5的常规二极管掺杂结构51。
[0123]
如图5b所示，由于本实施例的复合型功率组件100”具有彼此串联的多个常规二极管5(vd1至vdn)，因此可以借由调整常规二极管5的数量，以改变vg，进而控制复合型功率组件100”的驱动电压，以达到驱动各种不同功率金氧半场效晶体管(power mosfet)的可行性。
[0124]
值得一提的是，在本技术未绘式的实施例中，复合型功率组件也可以同时具有彼此串联的多个齐纳二极管4(vz1至vzn)及彼此串联的多个常规二极管5(vd1至vdn)，以使得复合型功率组件具有更广的应用范围。
[0125]
[实施例的有益效果]
[0126]
本技术的有益效果在于，本技术实施例所提供的复合型功率组件，能通过将不同的电子组件(如：齐纳二极管、常规二极管、电阻器)的形成整合在金氧半场效晶体管的结构中，以形成所需要的功率组件，其无须增加额外的制程，从而简化了制程复杂度。
[0127]
另外，本技术实施例所提供的复合型功率组件在齐纳二极管及常规二极管的设计上是基于硅(silicon)的架构。据此，本技术实施例所提供的复合型功率组件可以获得较稳定的输出电压，并且可以应用于更低且更广的输入电压范围。
[0128]
更进一步来说，由于本实施例的复合型功率组件可以设计有彼此串联的多个齐纳二极管4(vz1至vzn)及/或彼此串联的多个常规二极管(vd1至vdn)，因此可以借由调整齐纳二极管及常规二极管的数量，以改变vg，进而控制复合型功率组件的驱动电压，以达到驱动各种不同功率金氧半场效晶体管(power mosfet)的可行性。另外，本实施例的复合型功率组件之结构设计可以减少系统电路版上所需摆放电子组件的数量，因其部分的电子组件被整合至本技术的整合组件制程中，从而得以缩小终端产品的体积。
[0129]
以上所公开的内容仅为本技术的优选可行实施例，并非因此局限本技术的申请专利范围，所以凡是运用本技术说明书及图式内容所做的等效技术变化，均包含于本技术的申请专利范围内。