用于一次性编程的位单元结构的制作方法

1.本发明涉及一次性编程的位单元(位元格)结构，更具体言之，其涉及一种具有重掺杂通道区且用于一次性编程的位单元结构。


背景技术：

2.集成电路中会使用一次性编程存储器元件作为非挥发性的存储器，存储在非挥发性存储器中的数据在集成电路关闭后也不会遗失。非挥发性存储器可让集成电路制造商在芯片上存储批号或是安全性数据，以用于其他的应用当中。电熔丝(efuse)或反熔丝(antifuse)是常见的一次性编程存储器元件的例子。
3.其他类型的元件，如闪存存储器，也可作为集成电路中的非挥发性存储器。然而，要在cmos集成电路中并入这类元件会因为需要额外的制作工艺步骤而增加可观的成本。现今市面上已经有多种类型的熔丝存在，例如多晶硅熔丝、金属熔丝、接触件熔丝以及导孔件熔丝等，这类熔丝都与标准的cmos逻辑制作工艺相容。
4.然而，一般高密度的一次性编程存储器可靠度较低，其编程良率低于同样尺寸的闪存存储器。故此，业界希望能提出一种具有较高可靠度与良率的一次性编程存储器结构。


技术实现要素：

5.有鉴于现有一次性编程存储器可靠度与良率较差的问题，本发明特此提出了一种新颖的用于一次性编程的位单元(bit cell)结构，其特点在于具有重掺杂的通道区及/或特别的通道形状来提升编程的可靠度以及元件的性能。
6.本发明的目的之一在于提出一种用于一次性编程的位单元结构，包括一基底、一第一掺杂区位于该基底中并与一来源线电连接、一第二掺杂区位于该基底中，该第二掺杂区具有源极与漏极，该漏极与一位线电连接、一重掺杂通道区，位于该基底中并连接该第一掺杂区与该第二掺杂区的该源极、以及一字符线横跨在该第二掺杂区上且介于该源极与该漏极之间。
7.本发明的另一目的在于提出一种用于一次性编程的位单元结构，包括一基底、一第一掺杂区位于该基底中并与一来源线电连接、一第二掺杂区位于该基底中，该第二掺杂区具有源极与漏极，该漏极与一位线电连接、一掺杂通道区位于该基底中，该掺杂通道区具有第一部位与第二部位，该第一部位与该第二部位在第一方向上分别连接该第一掺杂区与该第二掺杂区的该源极，其中该第一部位在与该第一方向垂直的第二方向上的宽度小于该第二部位在该第二方向上的宽度以及小于该第一掺杂区在该第二方向上的宽度、以及一字符线，横跨在该第二掺杂区上且介于该源极与该漏极之间。
8.本发明的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的优选实施例的细节说明后应可变得更为明了显见。
附图说明
9.本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些图示描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
10.图1为本发明优选实施例中2
×
2位单元(bit cell)结构的电路图；
11.图2为本发明优选实施例中2
×
2位单元结构的布局示意图；
12.图3为本发明优选实施例中2
×
2位单元结构的截面示意图；
13.图4为本发明优选实施例中位单元结构的实际布局图；
14.图5为本发明另一实施例中位单元结构的实际布局图；以及
15.图6为本发明又一实施例中位单元结构的实际布局图。
16.需注意本说明书中的所有图示都为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
17.主要元件符号说明
18.100
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基底
19.101
ꢀꢀꢀꢀꢀ
主动(有源)区域
20.102
ꢀꢀꢀꢀꢀ
浅沟槽隔离结构
21.103
ꢀꢀꢀꢀꢀ
晶体管
22.104
ꢀꢀꢀꢀꢀ
第一掺杂区
23.106
ꢀꢀꢀꢀꢀ
第二掺杂区
24.108
ꢀꢀꢀꢀꢀ
重掺杂通道区(熔丝)
25.109
ꢀꢀꢀꢀꢀ
轻掺杂通道区
26.110
ꢀꢀꢀꢀꢀ
短路
27.112
ꢀꢀꢀꢀ
编程
28.bc
ꢀꢀꢀꢀꢀ
位单元
29.bl1,bl2
ꢀꢀꢀ
位线
30.ct
ꢀꢀꢀꢀꢀ
接触件
31.d
ꢀꢀꢀꢀ
漏极
32.d1
ꢀꢀꢀꢀ
第一方向
33.d2
ꢀꢀꢀꢀꢀ
第二方向
34.g
ꢀꢀꢀꢀ
栅极
35.hdc
ꢀꢀꢀꢀ
重掺杂图案
36.m1
ꢀꢀꢀꢀꢀ
第一金属层
37.rpo
ꢀꢀꢀꢀ
掩模
38.s
ꢀꢀꢀꢀꢀ
源极
39.v1
ꢀꢀꢀꢀꢀ
导孔件
40.wl1～wl4
ꢀꢀꢀꢀꢀ
字符线
41.w1,w2
ꢀꢀꢀꢀ
宽度
具体实施方式
42.现在下文将详细说明本发明的示例性实施例，其会参照附图示出所描述的特征以便阅者理解并实现技术效果。阅者将可理解文中的描述仅通过例示的方式来进行，而非意欲要限制本案。本案的各种实施例和实施例中彼此不冲突的各种特征可以以各种方式来加以组合或重新设置。在不脱离本发明的精神与范畴的情况下，对本案的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本案的范围内。
43.阅者应能容易理解，本案中的「在
…
上」、「在
…
之上」和「在
…
上方」的含义应当以广义的方式被解读，以使得「在
…
上」不仅表示「直接在」某物「上」而且还包括在某物「上」且其间有居间特征或层的含义，并且「在
…
之上」或「在
…
上方」不仅表示「在」某物「之上」或「上方」的含义，而且还可以包括其「在」某物「之上」或「上方」且其间没有居间特征或层(即，直接在某物上)的含义。
44.此外，诸如「在
…
之下」、「在
…
下方」、「下部」、「在
…
之上」、「上部」等空间相关术语在本文中为了描述方便可以用于描述一个元件或特征与另一个或多个元件或特征的关系，如在附图中示出的。
45.如本文中使用的，术语「基底」是指向其上增加后续材料的材料。可以对基底自身进行图案化。增加在基底的顶部上的材料可以被图案化或可以保持不被图案化。此外，基底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。或者，基底可以由诸如玻璃、塑胶或蓝宝石晶片的非导电材料制成。
46.现在请参照图1，其为根据本发明较佳实施例中2
×
2位单元(bit cell)结构的电路图。如图所示，在本发明实施例中，一个位单元结构是由一个晶体管103与一个熔丝108所构成(1t1r)。晶体管103的栅极g会与其中一字符线wl1,wl2电连接，以让字符线控制晶体管103的开关。每条字符线会与同一行上的所有位单元的栅极g电连接并控制其开关。晶体管103的源极s会与熔丝108电连接，而熔丝108复会与其中一来源线sl1,sl2电连接，以接收来自来源线的电子信号，并将其传送至晶体管103。每条来源线会与同一列上的部分或所有位单元的熔丝108电连接并向其发送信号。晶体管103的漏极d会与其中一位线bl1,bl2电连接，并将来自来源线的电子信号传送至所连接的位线来完成读取或写入的动作。需注意在图1所示的实施例中，尽管位线bl1,bl2与来源线sl1,sl2是设计成往第一方向d1延伸且在与第一方向d1正交的第二方向d2上交替间隔设置，在其他实施例中，来源线sl1,sl2也可以设计成是与字符线wl1,wl2平行地往第二方向d2延伸且在第一方向d1上与字符线wl1,wl2交替间隔设置。再者，须注意本发明使用的是反熔丝(antifuse)编程类型，意即受到编程的位单元的熔丝部位会形成永久性的短路，使其电阻接近0而达到一次性编程效果。
47.在进行编程112时，所选位单元(例如图1右下方的位单元)会经由连接的来源线sl2通入编程电压vdd，所连接的位线bl2则接地gnd，此时所连接的字符线wl2如果通入电压开启该位单元的晶体管103，该位单元的熔丝108会因为过大的电压差而发生结击穿(junction breakdown)，使得该熔丝108部位产生永久性的短路110，意即该熔丝108的电阻接近0，以此来达到一次性编程效果。在读取时，受编程的位单元由于熔丝108部位的电阻接近0，其读取到的电压差会接近0，即l态(低位态)，而未受编程的位单元由于熔丝108未发生永久性结击穿而具有其固有电阻，在读取时会读取到一电压差，即h态(高位态)。使位单元在读取时具有永久性的l态与h态差别即达到吾人所欲的一次性编程效果。
48.现在请同时参照图2与图3，其分别为根据本发明较佳实施例中2
×
2位单元结构的布局示意图以及以该布局示意图中的截线a-a'所作的该截面示意图，如此可让阅者了解本发明位单元结构大体的平面布局与在垂直基底的方向上的结构连结关系。如图所示，本发明的位单元结构建构在一基底100上。基底100可为一硅基板，其内部可预先使用掺杂制作工艺形成阱区(well)，如p型阱区。基底100上界定有多个主动区域101，如图2中往第一方向d1延伸的主动区域101，主动区域101之间会形成浅沟槽隔离结构102来彼此电性隔绝。字符线wl1,wl2会往第二方向d2延伸跨越多个主动区域101。
49.一个主动区域101中可包含多个位单元与多个掺杂区，以本发明较佳实施例为例，两个位单元是共用一个主动区域101以及一共同的来源线(未图示)，其中每个位单元包含一第一掺杂区104与一第二掺杂区106，第一掺杂区104与一第二掺杂区106通过一重掺杂通道区108电连接，该重掺杂通道区108与该第二掺杂区106即分别为本发明中用于一次性编程的反熔丝108部位以及晶体管103部位(见图1)。再者，第二掺杂区106复具有一源极s与一漏极d，其通过该源极s与该漏极d之间的字符线wl1或wl2来控制其间的导通。第一掺杂区104系作为左右两个位单元的共同来源区，其通过接触件ct电连接到上层的来源线(未图示)来接收电子信号。在字符线wl1,wl2开启晶体管的情况下，所接收到的电子信号会从该第一掺杂区104依序经由重掺杂通道区108、第二掺杂区106的源极s传递至第二掺杂区106的漏极d，并于该处通过接触件ct电连接到上层的位线(未图示)。
50.在本发明实施例中，上述第一掺杂区104、源极s以及漏极d可为轻度掺杂的导电区域，例如通过离子注入制作工艺在基底100的p型阱区上掺杂n型掺质如磷、砷而形成。相较之下，重掺杂通道区108为重度掺杂的导电区域，如重度的n型掺杂区，意即其掺杂浓度远大于前述轻度掺杂区域的掺杂浓度。由于重度掺杂的缘故，重掺杂通道区108部位的结击穿电压会小于其他掺杂区域的结击穿电压。如此，通过施加合适的编程电压可以致使该重掺杂通道区108发生结击穿而形成永久性的短路110(电阻值接近0)，未受编程的重掺杂通道区108则不受影响(具有其固有电阻值)。在本发明实施例中，以重掺杂通道区108来作为反熔丝部件来达到一次性编程效果的优点在于其与cmos逻辑制作工艺相容，不需要增加额外的制作工艺步骤与成本即可制作出反熔丝部位。再者，可以通过重掺杂通道区108的掺杂浓度的调控来制作出容易编程的反熔丝部位，解决现有技术中高密度一次性编程存储器可靠度与编程良率较差的问题。
51.现在请参照图4，其为根据本发明优选实施例中位单元结构的实际布局图。此布局图中仅示出一个往第一方向d1延伸的主动区域，其具有一共用的第一掺杂区104，两侧分别经由重掺杂通道区108连接到两个位单元bc的第二掺杂区106中的源极s。该两个位单元bc以第一掺杂区104为中心对称。
52.共用的第一掺杂区104会经由接触件ct先连接到上层的第一金属层m1，再经由导孔件v1连接到更上方位于第二金属层层级的来源线sl1。在此实施例中，重掺杂通道区108在第二方向d2上的宽度w2小于第一掺杂区104以及源极s在第二方向d2上的宽度w1。重掺杂图案hdc限定了基底面上会进行重度离子掺杂的区域，其与主动区域101重叠的部位形成了重掺杂通道区108。邻接重掺杂通道区108的源极s的掺杂浓度会小于重掺杂通道区108的掺杂浓度，源极s与重掺杂通道区108都为掩模rpo所覆盖避免后续制作工艺中其上形成金属硅化物。经过选择性编程的重掺杂通道区108会形成短路，如前文实施例所述，此处不再多
加赘述。
53.复参照图4。第二掺杂区106的源极s与漏极d的间隔有字符线wl1～wl4作为栅极。在此实施例中，漏极d可作为两侧位单元bc的共同漏极d，其经由接触件ct先电连接到上层的第一金属层m1，再经由导孔件v1电连接到更上方位于第二金属层层级的位线bl1。须注意尽管在此实施例中，来源线sl1是设计成与位线bl1平行，但在其他实施例中，来源线sl1有可能是与字符线wl1～wl4平行。
54.现在请参照图5，其为根据本发明另一实施例中位单元结构的实际布局图。此实施例与图4实施例的差异在于重掺杂通道区108具有不同的宽度。如图5所示，重掺杂通道区108在靠近与第一掺杂区104连接的部位(第一部位)具有较小的第二方向d2上宽度w2，在靠近与源极s连接的部位(第二部位)具有较大的第二方向d2上宽度w1。将靠近来源线掺杂区(即第一掺杂区104)的通道设计成相较于漏极端具有较小的宽度将有助于改善元件的电性。
55.现在请参照图6，其为根据本发明又一实施例中位单元结构的实际布局图。此实施例与图5实施例的差异在于通道区具有不同的掺杂浓度。如图6所示，在此实施例中，重掺杂通道区108仅局限在靠近源极s一端、宽度w1较大的部位，而靠近第一掺杂区104一端、宽度w2较小的部位则为轻掺杂通道区109。轻掺杂通道区109的掺杂浓度会小于重掺杂通道区108的掺杂浓度，其较佳可以等于第一掺杂区104及/或源极s的掺杂浓度。重掺杂图案hdc仅会与重掺杂通道区108重叠。轻掺杂通道区109、重掺杂通道区108及源极s都会为掩模rpo所覆盖，避免后续制作工艺中其上形成金属硅化物。如此通道区具有两种不同掺杂浓度与宽度的设计将助于编程的实行，提高其可靠度与良率。
56.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。