存储器件以及其混合间隔物的制作方法

存储器件以及其混合间隔物
1.本申请是申请日为2019年11月22日、申请号为201980003437.1、发明名称为“存储器件以及其混合间隔物”的发明专利申请的分案申请。
技术领域
2.本申请涉及存储器件领域，并且更具体而言，本申请涉及混合间隔物结构以及具有混合间隔物结构的存储器件。


背景技术：

3.三维(3d)存储器件(诸如3d nand存储器件)是有前景的存储器件，其潜力在于具有比传统平面存储器高得多的存储密度。3d存储器件通常包括各自具有栅极的多层存储单元，栅极是通过间隔物来与狭缝接触结构隔离开的。
4.在3d存储器件中，存储单元的栅极通常是由钨(w)形成的，而间隔物通常是由氧化硅(sio2)形成的。通常使用化学气相沉积(cvd)或原子层沉积(ald)工艺来沉积钨，其中在用于沉积工艺的反应气体中包括的六氟化钨(wf6)作为钨的来源。在沉积工艺期间，wf6分解并且释放出氟。所释放的氟可能被俘获在钨栅极或块状钨材料本身中的空隙中。在随后的高温工艺或操作期间，所俘获的氟将逸出气体并且损坏由氧化硅制成的间隔物或存储器件的其它部分，从而导致例如电流泄漏。


技术实现要素：

5.根据本公开内容，提供了一种半导体器件，其包括金属层和与金属层相邻布置的间隔物。间隔物包括包含复合介电材料的复合介电层。复合介电材料的成分是第一介电材料的成分和与第一介电材料不同的第二介电材料的成分的混合物。
6.同样根据本公开内容，提供了一种形成半导体器件的方法，该方法包括：在衬底之上形成金属层；在金属层之上形成第一介电层；在第一介电层之上形成第二介电层；以及执行退火处理。第一介电层包括第一介电材料，并且第二介电层包括与第一介电材料不同的第二介电材料。退火处理将与第一介电层和第二介电层之间的界面相邻的、第一介电层的至少一部分和第二介电层的至少一部分转换为复合介电层。复合介电层包括复合介电材料，复合介电材料具有作为第一介电材料的成分和第二介电材料的成分的混合物的成分。
7.同样根据本公开内容，提供了一种存储器件，包括：衬底；多个金属/介电层，其布置在衬底之上并且每一者包括金属层和金属间介电层；过孔接触部，其布置为穿过金属/介电层；以及间隔物，布置在金属/介电层与过孔接触部之间。间隔物包括包含复合介电材料的复合介电层。复合介电材料的成分是第一介电材料的成分和与第一介电材料不同的第二介电材料的成分的混合物。
8.同样根据本公开内容，提供了一种形成存储器件的方法，该方法包括：在衬底之上形成多个金属/介电层；形成延伸穿过金属/介电层的开口；至少在开口的内侧壁之上形成第一介电层；在第一介电层之上形成第二介电层；以及执行退火处理。第一介电层包括第一
介电材料，并且第二介电层包括与第一介电材料不同的第二介电材料。退火处理将与第一介电层和第二介电层之间的界面相邻的、第一介电层的至少一部分和第二介电层的至少一部分转换为复合介电层。复合介电层包括复合介电材料，复合介电材料具有作为第一介电材料的成分和第二介电材料的成分的混合物的成分。
附图说明
9.图1是根据本公开内容的实施例的半导体器件的一部分的横截面图。
10.图2a
‑
2f示意性地示出了根据本公开内容的实施例的形成半导体器件的过程。
11.图3是根据本公开内容的实施例的存储器件的一部分的横截面图。
12.图4a
‑
4g示意性地示出了根据本公开内容的实施例的形成存储器件的过程。
具体实施方式
13.下文参考附图，对本公开内容的实施例中的技术方案进行了描述。贯穿附图，将尽可能地使用相同的附图标记指代相同或相似的部分。所描述的实施例仅仅是本公开内容的实施例中的一些实施例，而不是所有实施例。本领域技术人员基于本公开内容的实施例在没有进行创造性劳动的情况下所获得的其它实施例将落入本公开内容的范围内。
14.除非另有定义，否则本文所使用的所有技术和科学术语都具有与本领域普通技术人员通常所理解的相同或相似的含义。如本文所描述的，在本公开内容的说明书中使用的术语旨在描述示例性实施例，而不是限制本公开内容。
15.如本文中所使用的，当第一部件被称为“固定于”第二部件时，意图是第一部件可以直接附接到第二部件，或者可以经由另一部件间接地附接到第二部件。当第一部件被称为“连接”到第二部件时，意图是第一部件可以直接连接到第二部件，或者可以经由在它们之间的第三部件间接地连接到第二部件。本文所使用的术语“垂直(vertical)”、“水平”、“垂直于(perpendicular)”、“左”、“右”和类似表达仅旨在用于描述的目的。本文所使用的术语“和/或”包括所列出的一个或多个相关项目的任何合适的组合。
16.在本公开内容中，值或值的范围可以指代期望的、目标的或标称的值或值的范围，并且可以包括轻微的变化。与值相关联的术语“大约(about)”或“近似(approximately)”可以允许例如在该值的10％内的变化(例如该值的
±
如％、
±
、％或
±
或
±
％)、或如本领域普通技术人员所理解的另一适当的变化。与状态相关联的术语“大约”或“近似”可以允许与状态的轻微偏离。例如，第一部件近似垂直于第二部件可以指示第一部件完全垂直于第二部件或者稍微偏离垂直于第二部件，并且第一部件与第二部件之间的角度可以在例如从80
°
到100
°
的范围或本领域普通技术人员所理解的另一适当的范围内。
17.图1是与本公开内容的实施例一致的示例性半导体器件100的一部分的横截面图。半导体器件100可以是例如存储器件，诸如三维(3d)nand型存储器件。如图1所示，半导体器件100包括金属层110和与金属层110相邻布置的混合间隔物120。在图1所示的示例中，混合间隔物120形成在金属层110的上表面之上。在一些其它实施例中，混合间隔物120可以形成在金属层110的另一表面(诸如金属层110的侧面)之上，或者形成在金属层110的不止一个表面之上。此外，在图1中所示的示例中，混合间隔物120与金属层110直接接触。在一些其它实施例中，混合间隔物120或混合间隔物120的一部分可以通过另一中间层(诸如薄缓冲层)
或空隙空间与金属层110隔开。
18.金属层110可以包括金属，并且可以用作例如半导体器件100的栅极。在金属层110的形成期间，来自金属的来源的、不同于金属原子的一些残留原子可能保留在金属层110中或者被形成在金属层110中的空隙所俘获。这些残留原子可能迁移到半导体器件100的其它部分，并且导致这些部分的性质或功能降级，或者甚至可能损坏这些部分。例如，金属层110可以包括钨(w)，并且金属层110可以通过使用六氟化钨(wf6)作为钨的来源的化学气相沉积(cvd)方法或原子层沉积(ald)方法来形成。氟(f)原子可能保留在钨金属层110中或者被钨金属层110中的空隙所俘获。
19.需要防止残留原子从金属层110迁移到半导体器件100的其它部分，例如f原子从钨金属层的迁移，以避免对半导体器件100的其它部分的损坏以及半导体器件100的性能的降级。与本公开内容相一致地，混合间隔物120可以至少部分地或者甚至完全阻止诸如f原子之类的残留原子迁移到半导体器件100的其它部分。
20.如图1所示，混合间隔物120包括：在混合间隔物120的靠近金属层110的一侧的第一介电层122、在混合间隔物120的远离金属层110的另一侧的第二介电层124、以及夹在第一介电层122与第二介电层124之间的复合介电层126。
21.根据本公开内容，第一介电层122和第二介电层124可以包括不同的介电材料。复合介电层126可以包括复合材料，该复合材料是第一介电层122的第一介电材料和第二介电层124的第二介电材料的复合物。例如，复合材料的成分可以是第一介电层122和第二介电层124的介电材料的成分的混合物。复合介电层126的复合材料因此也被称为复合介电材料。在一些实施例中，复合介电层126可以通过例如将彼此接触(例如在第一介电材料的层与第二介电材料的层之间的界面处)而形成的第一介电材料的层和第二介电材料的层退火而形成。在一些实施例中，复合介电材料可以具有比第一介电材料和第二介电材料更高的致密性(其用于表征材料中的原子堆积的紧密程度)，并且因此具有更高的气密性。
22.在一些实施例中，第一介电层122可以包括例如包含氧化锆(zro2)的氧化锆层，并且第二介电层124可以包括例如包含氧化硅(sio2)的氧化硅层。相应地，复合介电层126可以包括包含zr
‑
o
‑
si(锆
‑
氧
‑
硅)复合氧化物的zr
‑
o
‑
si复合氧化物层，该复合氧化物也可以表示为zr
x
osi
y
，其中x和y指示复合氧化物中的zr和si的摩尔量(例如，成比例)。在一些实施例中，复合氧化物中的zr+si与o的摩尔比与氧化锆中的zr与o的摩尔比或者氧化硅中的si与o的摩尔比大致相同。即，在这些实施例中，zr
‑
o
‑
si复合氧化物的化学式可以写为zr
z
o2si
(1
‑
z)
，其中z大于零且小于1。
23.zr
‑
o
‑
si复合氧化物阻止f原子迁移的能力(即，抵抗f侵蚀的能力)可以取决于zr
‑
o
‑
si复合氧化物的气密性，该气密性可以取决于zr
‑
o
‑
si复合氧化物的致密性。具有更高的致密性的zr
‑
o
‑
si复合氧化物可以具有更高的抵抗f侵蚀的能力。在一些实施例中，zr
‑
o
‑
si复合氧化物的致密性可以取决于复合氧化物中的zr与si的摩尔比。zr和si的原子配位数分别为8和4。因此，当zr
‑
o
‑
si复合氧化物层中的zr和si共享每个o原子时，zr
‑
o
‑
si复合氧化物可以具有其中zr与si的最大比例为1:2的zr
‑
o
‑
si化学键。即，zr与si的摩尔比x:y为1:2。在这种条件下，zr
‑
o
‑
si复合氧化物层具有最大的致密性，并且由此对f原子的侵蚀具有最强的抵抗力，并且因此可以最有效地阻止f原子迁移。在一些实施例中，zr
‑
o
‑
si复合氧化物层中的zr与si的摩尔比可以例如在从近似0.3至近似0.7的范围内，在从近似0.4至近似0.6
的范围内或者在从近似0.45至近似0.55的范围内。在一些实施例中，zr
‑
o
‑
si复合氧化物层中的zr与si的摩尔比可以是例如近似0.5。
24.在一些实施例中，可以通过对包括彼此堆叠形成的zro2层和sio2层的复合层执行退火处理，来形成zr
‑
o
‑
si复合氧化物层。在本公开内容中，这种复合层也被称为zro2‑
sio2复合层。zr
‑
o
‑
si复合氧化物层可以例如形成在zro2层与sio2层之间的界面处。zr
‑
o
‑
si复合氧化物层中的zr与si的摩尔比可以取决于退火处理的时间长度(时间段)和温度。在一些实施例中，退火时间可以在从近似30分钟至近似6小时的范围内，并且退火温度可以在从近似500℃至近似1000℃的范围内。例如，可以将zro2‑
sio2复合层在近似800℃下退火达近似3小时。退火时间和退火温度的不同组合可以导致大致相同的zr与si的摩尔比。例如，为了获得相同的zr与si的摩尔比，可以在较低的温度下将zro2‑
sio2复合层退火达较长的时间段，或者在较高的温度下将zro2‑
sio2复合层退火达较短的时间段。
25.在一些实施例中，如图1所示，半导体器件100还包括布置在混合间隔物120之上的导电层130。导电层130可以包括例如半导体材料(诸如多结晶硅，也被简称为“多晶硅”)和/或金属(诸如钨)。在一些情况下，可能需要金属层110与导电层130之间的良好电绝缘性。zro2层122中的zro2和zr
‑
o
‑
si复合氧化物层126中的zr
x
osi
y
可以具有比sio2层124中的sio2更高的介电常数。因此，与仅由sio2制成的间隔物相比，与本公开内容一致的混合间隔物120可以具有更好的绝缘性能，并且可以更好地防止在金属层110与导电层130之间的电流泄漏。另一方面，为了实现相同的绝缘性能，与本公开内容一致的混合间隔物120可以具有较小的厚度，这可以有助于进一步减小半导体器件100的尺寸或者增加集成度。
26.图2a
‑
2f示意性地示出了与本公开内容的实施例一致的形成半导体器件100的示例性过程。如图2a所示，形成金属层110。金属层110可以沉积在例如衬底(未示出)之上，衬底可以是半导体衬底(例如，硅衬底)、电介质衬底(例如，氧化硅衬底)或包括不同材料的复合衬底(例如，绝缘体上半导体(soi)衬底)。在一些实施例中，金属层110可以是钨层，并且形成金属层110可以包括通过使用wf6作为w来源的cvd工艺或ald工艺来沉积钨层。
27.如图2b所示，在金属层110之上形成包含第一介电材料的第一介电层122’(也被称为“第一原始介电层”或“第一介电反应层”)。在一些实施例中，第一介电材料可以包括zro2，并且zro2层可以是通过例如使用四丁氧基锆(zr(oc4h9)4)作为反应源并且在例如在从近似300℃至近似500℃的范围内的温度下的cvd工艺来形成的。
28.如图2c所示，在第一原始介电层122’之上形成包含第二介电材料的第二介电层124’(也被称为“第二原始介电层”或“第二介电反应层”)。在一些实施例中，第二介电材料可以包括sio2，并且sio2层可以通过例如cvd工艺来形成。
29.如图2d所示，在升高的温度下执行退火处理达一定时间段。退火处理可以例如在用于形成第一原始介电层122’和/或第二原始介电层124’的同一反应室中进行，或者在单独的退火室中进行。在退火处理期间，在第一原始介电层122’和第二原始介电层124’之间的界面附近的第一介电材料和第二介电材料可以彼此反应以形成复合介电材料。因此，第一原始介电层122’的与该界面相邻的至少一部分和第二原始介电层124’的与该界面相邻的至少一部分变为复合介电层126。复合介电层126的成分和厚度可以取决于各种因素，例如退火温度和/或退火时间。第一原始介电层122’的其余部分构成第一介电层122，而第二原始介电层124’的其余部分构成第二介电层124。因而，如图2e所示，形成包括第一介电层
122、第二介电层124和复合介电层126的混合间隔物120。在一些其它实施例中，第一原始介电层122’和第二原始介电层124’中的一者或两者可以完全转换为复合介电材料，并且所得到的间隔物将包括第一介电层122和第二介电层124中的一者以及复合介电层126，或者仅包括复合介电层126。
30.在第一介电材料包括zro2并且第二介电材料包括sio2的实施例中，在zro2层与sio2层之间的界面附近的zro2和sio2可以彼此反应以形成zr
‑
o
‑
si复合氧化物层。在一些实施例中，用于形成zr
‑
o
‑
si复合氧化物层的退火时间可以在从近似30分钟至近似6小时的范围内，并且退火温度可以在从近似500℃至近似1000℃的范围内。例如，可以将包括zro2的第一原始介电层122’和sio2的第二原始介电层124’的复合层在近似800℃下退火达近似3小时。作为退火工艺的结果，在复合介电层126中的zr
‑
o
‑
si复合氧化物的zr与si的摩尔比可以例如为近似1:2，并且在复合介电层126中的zr
‑
o
‑
si复合氧化物的zr+si与o的摩尔比可以例如为近似1:2。
31.在一些实施例中，如图2f所示，在混合间隔物120之上形成导电层130。导电层130可以包括一种或多种合适的材料和/或一个或多个子层，并且可以使用相应合适的方法来形成。例如，导电层130可以包括具有与金属层110相同的金属材料(诸如钨)的金属层，并且可以使用与用于形成金属层110的方法类似的方法来形成。作为另一示例，导电层130可以包括多晶硅层并且可以通过例如cvd工艺来形成。作为另外的示例，导电层130可以包括彼此堆叠或并排布置的金属子层和多晶硅子层。
32.在以上结合图2a
‑
2f描述的实施例中，通过使包括第一原始介电层122’(例如zro2层)和第二原始介电层124’(例如sio2层)的复合层经受退火处理，以将第一原始介电层122’和第二原始介电层124’的与其之间的界面相邻的部分转换为复合介电层126，从而形成复合介电层126(例如，zr
‑
o
‑
si复合氧化物层)。在一些其它实施例中，可以通过沉积第一介电层122，在第一介电层122之上沉积复合介电层126，并且然后在复合介电层126之上沉积第二介电层124来形成混合间隔物120。
33.图2a
‑
2f示出了用于形成半导体器件100的示例性方法中的示例性过程序列。与本公开内容的实施例一致的方法可以以与图2a
‑
2f所示的和上面描述的顺序不同的顺序来执行。例如，在一些实施例中，可以在形成导电层130之后，执行用于将第一原始介电层122’的至少一部分和第二原始介电层124’的至少一部分转换为复合介电层126的退火处理。此外，可以省略在图2a
‑
2f中所示的和上面描述的过程中的一个或多个过程，并且用于形成半导体器件100的方法可以包括未示出或描述的额外过程。
34.在以上结合图1和图2a
‑
2f描述的实施例中，混合间隔物120包括第一介电层122、第二介电层124和复合介电层126。在一些其它实施例中，与本公开内容一致的间隔物可以包括上述三层中的两个或更少的层。例如，与本公开内容一致的间隔物可以包括第一介电层122(例如，zro2层)和复合介电层126(例如，zr
‑
o
‑
si复合氧化物层)，包括复合介电层126(例如，zr
‑
o
‑
si复合氧化物层)和第二介电层124(例如，sio2层)，或者仅包括复合介电层126(例如，zr
‑
o
‑
si复合氧化物层)。例如，在退火工艺期间，可以控制退火温度和/或退火时间，以使得第一原始介电层122’和第二原始介电层124’中的一者或两者被完全消耗，例如被转换成复合介电层126的部分。
35.图3是与本公开内容的实施例一致的示例性3d存储器件300的一部分的横截面图。
存储器件300可以例如是3d nand型存储器件。3d存储器件300包括衬底302。衬底302可以包括半导体材料(诸如硅、锗、硅锗、砷化镓或磷化铟)或介电材料(诸如半导体的氧化物或氮化物，例如氧化硅或氮化硅或塑料)。在一些实施例中，衬底302可以包括包含不同材料的复合衬底，诸如绝缘体上硅(soi)。在一些实施例中，可以在衬底302上或在衬底302中形成其它结构。
36.在图3所示的示例中，3d存储器件300是nand型存储器件，其包括在衬底302上方垂直延伸的多个nand串310。nand串310中的每一者包括半导体沟道312、介电层314(也被称为“存储膜”)和多个金属/介电层316。介电层314可以被夹在半导体沟道312与金属/介电层316之间。在一些实施例中，半导体沟道312可以具有在衬底302上方近似垂直地延伸并且近似垂直于多个金属/介电层316的柱状(pillar)或柱(column)结构。介电层314可以围绕半导体沟道312。
37.半导体沟道312可以包括诸如硅(例如，非晶硅、多晶硅或单晶硅)之类的半导体材料。在一些实施例中，介电层314可以包括复合层，该复合层包括遂穿层、储存层(也被称为“电荷陷阱/储存层”)和阻挡层，这些层沿着从半导体沟道312朝向多个金属/介电层316的方向按照此顺序布置。遂穿层、储存层和阻挡层可以由相同或不同的介电材料形成。例如，遂穿层可以包括氧化硅或氮化硅中的至少一种，储存层可以包括氮化硅、氮氧化硅或硅中的至少一种，以及阻挡层可以包括氧化硅、氮化硅或高介电常数(高k)材料中的至少一种。
38.如图3所示，金属/介电层316中的每一者包括金属层317和介电层318(也被称为“金属间介电层”)。即，多个金属/介电层316包括在图3所示的垂直方向上交替布置的多个金属层317和多个介电层318。金属层317中的至少一些金属层分别被两个相邻的介电层318夹在中间，并且介电层318中的至少一些介电层分别被两个相邻的金属层317夹在中间。
39.介电层318可以包括一种或多种介电材料，例如氧化硅、氮化硅和氮氧化硅中的一种或多种。金属层317可以包括诸如钨(w)之类的金属。每个金属层317以及半导体沟道312和介电层314中的相应部分可以一起构成3d存储器件300的存储单元。在该存储单元中，金属层317可以用作栅极，例如控制栅极。
40.在金属层317的形成期间，来自金属的来源的、与金属原子不同的一些残留原子可以保留在金属层317中或者被在金属层317中形成的空隙所俘获。这些残留原子可能会迁移到存储器件300的其它部分，并且导致这些部分的性质或功能降级，或者甚至可能损坏这些部分。例如，金属层317可以包括钨(w)，并且金属层317可以通过使用六氟化钨(wf6)作为钨的来源的化学气相沉积(cvd)方法或原子层沉积(ald)方法来形成。氟(f)原子可能保留在钨金属层317中或者被钨金属层317中的空隙所俘获。
41.如图3所示，存储器件300还包括垂直延伸穿过多个金属/介电层316的过孔接触部320。在图3中所示的示例中，过孔接触部320接触并且电耦合到形成在衬底302中的掺杂区322(例如，阵列公共源极)，并且因此也可以被称为“源极接触部”。过孔接触部320可以包括一种或多种导电材料，例如钨、铜、铝、钴、硅(例如，多晶硅)和金属硅化物中的一种或多种。在一些实施例中，过孔接触部320可以包括彼此堆叠布置的多个层。例如，过孔接触部320可以包括金属层(诸如钨层)和多晶硅层，并且金属层布置在多晶硅层之上，即，多晶硅层布置在金属层与掺杂区322之间。
42.存储器件300进一步包括混合间隔物330，混合间隔物330将过孔接触部320与相邻
的nand串310隔开，并且因此将过孔接触部320与相邻的nand串310的金属层317隔开。在一些实施例中，混合间隔物330可以将过孔接触部320与相邻的nand串310的金属层317电隔离。在一些实施例中，过孔接触部320可以具有柱状或柱结构，并且混合间隔物330可以围绕过孔接触部320。
43.为了避免短路，可能需要在过孔接触部320与金属层317之间良好的电隔离，并且可能需要防止在过孔接触部320与金属层317之间的电流泄漏。如上所述，保留在金属层317(诸如钨层317)中或者被金属层317中的空隙所俘获的诸如f原子之类的残留原子可能迁移到存储器件300的其它部分。与本公开内容的实施例一致的混合间隔物330可以有效地防止或减少这些残留原子(诸如f原子)从金属层317的迁移。
44.如图3所示，混合间隔物330包括在混合间隔物330的靠近金属层317的一侧的第一介电层332、在混合间隔物330的远离金属层317的另一侧(即，混合间隔物330的靠近过孔接触部320的一侧)的第二介电层334、以及夹在第一介电层332与第二介电层334之间的复合介电层336。根据本公开内容，第一介电层332可以包括第一介电材料，并且第二介电层334可以包括可以与第一介电材料不同的第二介电材料。复合介电层336可以包括作为第一介电材料和第二介电材料的复合物的复合材料。例如，复合材料的成分可以是第一和第二介电材料的成分的混合物。在一些实施例中，复合介电层336可以通过例如将彼此接触(例如，在第一介电材料的层与第二介电材料的层之间的界面处)形成的、第一介电材料的层和第二介电材料的层退火而形成。
45.在一些实施例中，第一介电层332可以包括例如包含氧化锆(zro2)的氧化锆层，并且第二介电层334可以包括例如包含氧化硅(sio2)的氧化硅层。相应地，复合介电层336可以包括包含zr
‑
o
‑
si复合氧化物的zr
‑
o
‑
si复合氧化物层。
46.存储器件300的混合间隔物330可以具有与上述半导体器件100的混合间隔物120相同或相似的结构和材料成分，并且可以使用与混合间隔物120相同或相似的方法来形成。混合间隔物330的第一介电层332、第二介电层334和复合介电层336可以具有与上述混合间隔物120的第一介电层122、第二介电层124和复合介电层126相同或相似的材料成分。因此，对于在本公开内容中没有明确描述的、混合间隔物330以及第一介电层332、第二介电层334和复合介电层336的结构、成分、形成、性质、特性和功能，可以参考上述的混合间隔物120以及第一介电层122、第二介电层124和复合介电层126的结构、成分、形成、性质、特性和功能。
47.图4a
‑
4g示意性地示出了形成与本公开内容的实施例一致的存储器件300的示例性过程。如图4a所示，在衬底302之上形成存储单元区域以用于将在下面描述的进一步处理。存储单元区域包括多个半导体沟道312、多个介电层314(存储膜)和多个金属/介电层316。金属/介电层316包括交替布置的金属层317和介电层318。存储单元区域可以例如通过以下操作来形成：使用例如cvd、pvd和/或ald工艺交替地沉积金属层317和原始介电层318以形成多个金属/介电层316，蚀刻穿过多个金属/介电层316以形成通孔，并且将存储膜314和半导体沟道312的材料顺序地沉积到通孔中。省略了关于形成存储单元区域的详细描述。
48.在形成存储单元区域之后，执行包括湿法和/或干法蚀刻的蚀刻工艺，以蚀刻穿过整个金属/介电层316一直到衬底302，如图4b所示。衬底302的一部分也通过蚀刻工艺被蚀刻掉。在一些实施例中，如图4b所示，金属层317的部分也被蚀刻掉以形成栅极凹槽402。作为蚀刻工艺的结果，形成了垂直延伸穿过金属/介电层316的开口(栅极线狭缝)404。包括交
替布置的金属层317和介电层318的多个金属/介电层316围绕开口404。在一些实施例中，诸如磷粒子、硼粒子和/或砷粒子的杂质被掺杂到衬底302的通过开口404暴露的部分中，从而形成掺杂区322，如图4b所示。可以通过例如注入和/或扩散将杂质掺杂到衬底302中。掺杂区322可以用作所得到的存储器件的阵列公共源极。
49.如图4c所示，在形成开口404之后，在器件之上形成包含第一介电材料的第一原始介电层332’。第一原始介电层332’可以覆盖存储单元区域的上表面以及开口404的暴露的内侧表面和底表面，并且填充栅极凹槽402。因此，如图4c所示，第一原始介电层332’覆盖(密封)金属层317。
50.第一原始介电层332’可以通过例如cvd、pvd或ald工艺来形成。在一些实施例中，第一介电材料可以包括zro2，并且zro2的第一原始介电层332’可以通过例如使用四丁氧基锆(zr(oc4h9)4)作为反应源并且在例如近似300℃至近似500℃的温度下的cvd工艺来形成。
51.此外，如图4d所示，包含第二介电材料的第二原始介电层334’形成在第一原始介电层332’之上，并且覆盖第一原始介电层332’。在一些实施例中，第二原始介电层334’可以与第一原始介电层332’直接接触，在其之间具有界面。
52.第二介电材料可以与第一介电材料不同，并且可以与第一介电材料反应以形成复合介电材料。第二原始介电层334’可以通过例如cvd、pvd或ald工艺来形成。在一些实施例中，第二介电材料可以包括sio2，并且sio2的第二原始介电层334’可以通过例如cvd工艺来形成。
53.如图4e所示，在形成第二原始介电层334’之后，在升高的温度下对该结构执行退火处理达一定时间段。退火处理可以例如在用于形成第一原始介电层332’和/或第二原始介电层334’的同一反应室中进行，或者在单独的退火室中进行。在退火处理期间，在第一原始介电层332’与第二原始介电层334’之间的界面附近的第一介电材料和第二介电材料可以彼此反应以形成复合介电材料。即，第一原始介电层332’的与该界面相邻的至少一部分和第二原始介电层334’的与该界面相邻的至少一部分被转换为复合介电层336。复合介电层336的成分和厚度可以取决于各种因素，诸如退火温度和/或退火时间。第一原始介电层332’的未被转换为复合介电材料的剩余部分构成第一介电层332。类似地，第二原始介电层334’的未被转换为复合介电材料的剩余部分构成第二介电层334。如图4f所示，作为退火处理的结果，形成包括第一介电层332、第二介电层334和复合介电层336的混合间隔物330。在一些其它实施例中，第一原始介电层332’和第二原始介电层334’中的一者或两者可以被完全转换为复合介电材料，并且所得到的间隔物将包括第一介电层332和第二介电层334中的一者以及复合介电层336，或者仅包括复合介电层336。
54.类似于以上结合图1和2a
‑
2f所描述的实施例，在第一介电材料包括zro2并且第二介电材料包括sio2的实施例中，在zro2的第一原始介电层332’与sio2的第二原始介电层334’之间的界面附近的zro2和sio2可以彼此反应以形成zr
‑
o
‑
si复合氧化物的复合介电层336。在一些实施例中，用于形成zr
‑
o
‑
si复合氧化物的复合介电层336的退火时间可以在从近似30分钟至近似6小时的范围内，并且退火温度可以在从近似500℃到近似1000℃的范围内。例如，可以将zro2的第一原始介电层332’和sio2的第二原始介电层334’在近似800℃下退火达近似3小时。作为退火工艺的结果，在复合介电层336中的zr
‑
o
‑
si复合氧化物的zr与si的摩尔比可以例如为近似1:2，并且在复合介电层336中的zr
‑
o
‑
si复合氧化物的的zr+si
与o的摩尔比可以例如为近似1:2。
55.存储器件300的混合间隔物330的成分和材料结构以及形成混合间隔物330的过程可以与以上结合图1和2a
‑
2f所描述的混合间隔物120相同或相似。因此，省略了关于混合间隔物330的一些详细描述，并且可以参考以上与混合间隔物120有关的那些描述。
56.在形成混合间隔物330之后，将一种或多种导电材料填充在开口404中以形成电耦合到掺杂区322的过孔接触部320，如图4g所示。可以通过例如cvd、pvd、ald和电镀工艺中的一种或多种来将一种或多种导电材料填充到开口404中。
57.在一些实施例中，在沉积一种或多种导电材料之前，可以通过例如蚀刻来去除混合间隔物330在开口404的底部的至少一部分，以允许过孔接触部320电接触掺杂区322。在一些实施例中，在沉积一种或多种导电材料之前，可以去除在器件顶表面上的混合间隔物330。在一些其它实施例中，可以在沉积一种或多种导电材料之后去除在器件顶表面上的混合间隔物330。
58.过孔接触部320可以包括一种或多种合适的导电材料和/或一层或多层，并且可以使用相应的合适方法来形成。例如，过孔接触部320可以包括具有与金属层317相同的金属材料(诸如钨)的金属层，并且可以使用与用于形成金属层317的方法类似的方法来形成。作为另一示例，过孔接触部320可以包括多晶硅层，并且可以通过例如cvd工艺来形成。在一些实施例中，过孔接触部320可以包括彼此堆叠或并排布置的金属层(诸如钨层)和多晶硅层。例如，可以首先将多晶硅沉积到开口404中以形成多晶硅层，并且然后可以将金属(诸如钨)沉积到开口404中以形成金属层(诸如钨层)。所得到的过孔接触部320包括在多晶硅层之上的金属层(诸如钨层)。
59.图4a
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4g示出了用于形成存储器件300的示例性方法中的示例性过程序列。与本公开内容的实施例一致的方法可以以与在图4a
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4g所示的和上面描述的顺序不同的顺序来执行。例如，在一些实施例中，可以在形成过孔接触部320之后，执行用于将第一原始介电层332’的至少一部分和第二原始介电层334’的至少一部分转换为复合介电层336的退火处理。此外，存储器件300的制造还可以包括其它过程，例如形成金属触点和外围电路。在本公开内容中省略了对这样的过程的详细描述。
60.尽管通过使用说明书中的特定实施例描述了本公开内容的原理和实现方式，但是对各实施例的前述描述仅旨在帮助理解本公开内容的方法和方法的核心构思。同时，本领域普通技术人员可以根据本公开内容的构思对具体实现方式和应用范围进行修改。总之，说明书的内容不应当被解释为对本公开内容的限制。