一种测量方法和3D存储器件与流程

本发明涉及存储器技术，更具体地，涉及一种测量方法和3d存储器件。

背景技术：

随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3d存储器件)。3d存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。在3d存储器件中，一般采用栅叠层结构以及沟道柱提供选择晶体管和存储晶体管，采用导电通道形成外围电路与存储单元的互联，采用假沟道柱提供机械支撑，假沟道柱一般位于存储晶体管外围的台阶区域。

在3dnand存储器中，seg(selectiveepitaxygrowth，选择性外延生长)生长高度对其电学性能等有着直接影响，需要在工艺过程中进行监测，seg通常也称为外延层。对位于存储区域的沟道柱中的seg，其生长高度可以采用光学测量方法在线监控。但对于位于假沟道柱中的seg，其所处的台阶区域为非周期性结构，不满足光学测量的条件。因此目前主要是通过sem/tem(扫描电子显微镜/透射电子显微镜)切片的方式对seg的生长高度进行监控，然而该测量技术属于破坏式测量，测量周期长，这种方法耗时且成本高，不利于规模化量产工艺。

技术实现要素：

本发明的目的是提供一种改进的3d存储器件的外延层高度测量方法和3d存储器件，通过在不作为存储区的测量区设置周期性结构，并在其中形成假沟道孔和外延层，根据测量区测量的外延层的高度来等同台阶区的外延层的高度，从而降低测量难度，节约成本，缩短制造周期。

根据本发明的一方面，提供了一种测量方法，包括：

形成叠层结构，所述叠层结构包括交替堆叠的多个牺牲层与多个层间绝缘层，所述叠层结构包括存储区和测量区；

刻蚀所述叠层结构，在所述存储区形成台阶结构；

在所述测量区形成周期性结构；

刻蚀形成贯穿所述台阶结构的多个第一假沟道孔和贯穿所述周期性结构的多个第二假沟道孔；

采用生长工艺在所述第一假沟道孔底部生长第一外延层，在所述第二假沟道孔底部生长第二外延层；以及

利用所述第二假沟道孔测量所述第二外延层的高度。

可选地，采用光学临界尺寸测量方法测量所述第二外延层的高度。

可选地，所述周期性结构为沿所述堆叠结构的堆叠方向按照所述牺牲层和所述层间绝缘层交替堆叠形成的多层结构，或沿所述堆叠结构的堆叠方向的单层结构。

可选地，所述测量区为所述晶圆划槽区。

可选地，刻蚀所述叠层结构，在所述存储区形成台阶结构的步骤包括：

在所述存储区的所述叠层结构上方设置掩模层，所述掩模层的开口暴露所述测量区和部分所述存储区；

经由所述掩模层的开口将所述测量区的全部叠层结构刻蚀；

经由所述掩模层的开口将所述存储区的叠层结构刻蚀，使得所述存储区的边缘呈现多级台阶分布。

可选地，在所述测量区形成周期性结构包括：

在所述测量区形成与所述台阶结构的顶表面齐平的氧化层。

可选地，在所述测量区形成周期性结构包括：去除位于所述台阶结构上方的掩模层，暴露所述测量区的周期性结构，所述周期性结构为由所述牺牲层和所述层间绝缘层交替堆叠形成的多层结构。

本发明还提供了另一种3d存储器件，包括：

栅叠层结构，包括交替堆叠的多个栅极导体和多个层间绝缘层，所述栅叠层结构包括存储区和测量区；

台阶结构，通过刻蚀工艺形成于所述存储区；

周期性结构，形成于所述测量区；

多个第一假沟道孔，刻蚀贯穿所述台阶结构；

多个第二假沟道孔，刻蚀贯穿所述周期性结构；以及

第一外延层，采用生长工艺形成于所述第一假沟道孔底部；

第二外延层，采用生长工艺形成于所述第二假沟道孔底部，所述第一外延层和所述第二外延层的高度相同。

可选地，所述周期性结构为沿所述堆叠结构的堆叠方向形成的单一氧化层结构，所述氧化层覆盖所述栅叠层结构边缘的所述台阶结构。

可选地，所述测量区为晶圆划槽区，在所述测量区测得的所述第二外延层的高度等于所述第一外延层的高度。

本发明实施例提供的3d存储器件及其外延层高度测量方法，通过在不作为器件存储区的测量区设置周期性结构，然后再在其中形成假沟道孔和外延层，采用光学测量手段测量该外延层的高度，以代替器件存储区的台阶区的外延层的高度，从而可以较为快速准确地测量台阶区的外延层的高度，且能降低测量周期，节约成本，也能时刻监测外延层的生长高度，保证产品良率。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3d存储器件的存储单元串的电路图和结构示意图。

图2示出3d存储器件的透视图。

图3示出传统3d存储器件的截面结构示意图。

图4示出根据本发明实施例的3d存储器件的截面结构示意图。

图5示出根据本发明实施例的3d存储器件的外延层高度测量方法的流程图。

图6a-图6f分别示出根据本发明第一实施例的3d存储器件的外延层高度的测量方法在器件制造过程中各个阶段的截面示意图。

图7a-图7f分别示出根据本发明第二实施例的3d存储器件的外延层高度的测量方法在器件制作过程中各个阶段的截面示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3d存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线(bit-line，bl)，第二端连接至源极线(sourceline，sl)。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管q1、存储晶体管m1至m4以及第二选择晶体管q2。第一选择晶体管q1的栅极连接至串选择线(selectiongatefordrain，sgd)，第二选择晶体管q2的栅极连接至地选择线(selectiongateforsource，sgs)。存储晶体管m1至m4的栅极分别连接至字线(word-line)wl1至wl4的相应字线。

如图1b所示，存储单元串100的选择晶体管q1和q2分别包括栅极导体层122和123，存储晶体管m1至m4分别包括栅极导体层121。栅极导体层121、122和123与图1的存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体层121与沟道层111之间夹有隧穿介质层112、电荷存储层113和栅介质层114，从而形成存储晶体管m1至m4。在沟道柱110的两端，栅极导体层122和123与沟道层111之间夹有栅介质层114，从而形成选择晶体管q1和q2。

在该实施例中，沟道层111例如由多晶硅组成，隧穿介质层112和栅介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体层121、122和123由金属组成，例如钨。沟道层111用于提供控选择晶体管和控制晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和控制晶体管的类型相同。例如，对于n型的选择晶体管和控制晶体管，沟道层111可以是n型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和栅介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和栅介质层114形成围绕绝缘层的叠层结构。

在该实施例中，选择晶体管q1和q2、存储晶体管m1至m4使用公共的沟道层111和栅介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成选择晶体管q1和q2的半导体层和栅介质层以及存储晶体管m1至m4的半导体层和栅介质层。在沟道柱110中，选择晶体管q1和q2的半导体层与存储晶体管m1至m4的半导体层彼此电连接。

在写入操作中，存储单元串100利用fn隧穿效应将数据写入存储晶体管m1至m4中的选定存储晶体管。以存储晶体管m2为例，在源极线sl接地的同时，地选择线sgs偏置到大约零伏电压，使得对应于地选择线sgs的选择晶体管q2断开，串选择线sgd偏置到高电压vdd，使得对应于串选择线sgd的选择晶体管q1导通。进一步地，位线bl2接地，字线wl2偏置于编程电压vpg，例如20v左右，其余字线偏置于低电压vps1。由于只有选定存储晶体管m2的字线电压高于隧穿电压，因此，该存储晶体管m2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管m2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管m1至m4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管m2为例，字线wl2偏置于读取电压vrd，其余字线偏置于高电压vps2。存储晶体管m2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管m2的导通状态可以判断数据值。存储晶体管m1、m3和m4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管m2的导通状态。控制电路根据位线bl和源极线sl上检测的电信号判断存储晶体管m2的导通状态，从而获得存储晶体管m2中存储的数据。

图2示出3d存储器件的透视图。为了清楚起见，在图2中未示出3d存储器件中的各个绝缘层。

在该实施例中示出的3d存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3d存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

在3d存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体层121、122和123。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。

沟道柱110的内部结构如图1b所示，在此不再进行详细说明。在沟道柱110的中间部分，栅极导体层121与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和栅介质层114一起，形成存储晶体管m1至m4。在沟道柱110的两端，栅极导体层122和123与沟道柱110内部的沟道层111和栅介质层114一起，形成选择晶体管q1和q2。

沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线bl1至bl4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。

串选择晶体管q1的栅极导体122由栅线缝隙(gatelineslit)分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线sgd1至sgd4之一)。

存储晶体管m1和m4的栅极导体121按照不同的层面分别连接成一体。如果存储晶体管m1和m4的栅极导体121由栅线缝隙分割成不同的栅线，则同一层面的栅线经由各自的电连接结构131到达互连层132，从而彼此互连，然后经由电连接结构133连接至同一条字线(即字线wl1至wl4之一)。

地选择晶体管q2的栅极导体连接成一体。如果地选择晶体管q2的栅极导体123由栅线缝隙分割成不同的栅线，则栅线经由各自的电连接结构131到达互连层132，从而彼此互连，然后经由电连接结构133连接至同一条地选择线sgs。

进一步地，在3d存储器件200的非存储区域具有多个假沟道柱(图中未示出)，假沟道柱与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3d存储器件中，假沟道柱并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，假沟道柱没有形成有效的存储单元。例如，用作存储的沟道柱分布在中心区域，而假沟道柱分布在外围区域或台阶区域，当然，具体地分布形式根据实际情况设定，这里不做限定。

图3示出传统3d存储器件的截面结构示意图。如图3所示，该截面图例如是沿图2中aa线截取的部分示意图，该3d存储器件在衬底101上形成有堆叠结构，分为核心区域20和台阶区域10，核心区域20形成有沟道柱110，台阶区域10形成有假沟道柱140(或假沟道孔)。沟道柱110的结构参见图1b，假沟道柱140仅作为支撑柱，不作为存储结构。

在图3中可以看到，假沟道柱140沿垂直方向延伸，其两侧的结构不是周期性变化的，不满足ocd(opticalcriticaldimension，光学临界尺寸)建模的原理和要求，因此无法用该方法测量位于假沟道柱140底部的外延层(seg)的生长高度。

本发明实施例在此基础上进行了改进，得到了新的外延层高度测量方法和3d存储结构。以下结合图4-图7f进行详细说明。

图4示出根据本发明实施例的3d存储器件的截面结构示意图。

如图4所示，该截面图例如是沿与图2中aa线截取的方向相同方向截取的3d存储器结构的示意图，在本实施例中，该3d存储器件包括栅叠层结构，栅叠层结构包括交替堆叠的多个栅极导体220和层间绝缘层251，而栅叠层结构实际上是由叠层结构经过一系列工艺得到的，具体的工艺为3d存储器制造中常用的工艺，这里不做详述。叠层结构即衬底201上形成的交替堆叠的多个牺牲层和多个层间绝缘层251，牺牲层替换为栅极导体220就得到栅叠层结构。替换之前的叠层结构包括存储区l1和非存储区l2，非存储区l2即测量区，不用来制作存储器件，而存储区l1用于制作3d存储器件。测量区l2例如是晶片划槽区，衬底201即为晶片。存储区l1包括图3示出的核心区域20和台阶区域10，台阶区域10例如与测量区l2相邻接，台阶区域10靠近测量区l2的边缘包括呈多层台阶分布的台阶结构。

刻蚀存储区l1的叠层结构形成台阶结构，并将叠层结构替换为栅叠层结构，该栅叠层结构包括交替堆叠的多个栅极导体220和层间绝缘层251，以及贯穿栅叠层结构的多个第一假沟道孔240。在衬底201上方与存储区l1相邻的地方还形成有周期性结构，该周期性结构为沿栅叠层结构的堆叠方向形成的单层结构，例如是沿堆叠方向单一分布的单层结构的氧化层262。该周期性结构例如是经刻蚀测量区l2的叠层结构，之后沉积单层氧化层262所形成的，该氧化层262覆盖栅叠层结构边缘的台阶结构和部分衬底201。可以看到，台阶区域的第一假沟道孔240周围的叠层结构是由位于上部的teos(tetraethylorthosilicate，正硅酸四乙酯层)即氧化层262和位于下部的栅叠层结构组成，不是周期性重复结构，不满足ocd建模的原理和要求。

因此，本实施例还在测量区l2的周期性结构上形成贯穿氧化层262的多个第二假沟道孔260，并且，在每个第一假沟道孔240底部均生长第一外延层241，并在每个第二假沟道孔260底部均生长第二外延层261，第一外延层241和第二外延层261采用相同的工艺形成，其高度相同。例如是采用同一个/组工艺步骤分别生长第一外延层241和第二外延层261。那么，在测量区l2测得的第二外延层261的高度等于第一外延层241的高度。即通过在测量区l2沉积氧化层262，使得第二假沟道孔260两侧均为单一分布的单层氧化层262，具有周期性重复的特征，可以用ocd测量第二假沟道孔260底部的第二外延层261的高度，而第二外延层261的生长高度控制在与第一外延层241相同的高度上，因此可以用测量区l2测得的外延层高度等同台阶区域的外延层的高度。

本实施例提供的3d存储器结构，在衬底201的非存储器件区形成周期性结构，然后在该周期性结构中形成第二假沟道孔260和位于第二假沟道孔260底部的第二外延层261，通过测量第二外延层261的生长高度来确定被非周期性结构包围的第一假沟道孔240内的第一外延层241的生长高度。简化了测量方法，节约了成本，能准确得到外延层的生长高度。因而，本申请能够缩短3d存储器的外延层测量周期，有利于3d存储器的规模化量产工艺。

对应的，本发明还提供了3d存储器件的外延层高度的测量方法，图5示出根据本发明实施例的3d存储器件的外延层高度测量方法的流程图。图6a与图6f分别示出根据本发明第一实施例的3d存储器件的外延层高度的测量方法在器件制造过程中各个阶段的截面示意图。

以下结合图5和图6a-图6f对本发明第一实施例的3d存储器件的外延层高度的测量方法进行介绍。

首先，在步骤s101中，形成叠层结构，叠层结构包括交替堆叠的多个牺牲层与多个层间绝缘层，叠层结构包括存储区和测量区。

如图6a，在衬底201上形成由多个牺牲层252和多个层间绝缘层251交替堆叠形成的叠层结构250，牺牲层252例如为氮化硅，层间绝缘层251例如为氧化硅，衬底201为硅衬底。叠层结构250包括存储区l1和测量区l2，存储区l1用于制作图2示出的3d存储器结构，测量区l2不用于制作存储器件，例如是晶片划槽区。

通常，一个衬底201上可以同时形成多个存储器件，在后续加工工艺中需要切割以得到一个个单独的器件，因此，衬底201上的各个存储器区之间一般存在晶圆划槽区，用于对形成有存储器件的衬底201进行切割。该晶片划槽区因不用于制作存储结构，所以可以作为测量区l2，实现存储区l1不便于实现的功能。

在步骤s102中，刻蚀叠层结构，在存储区形成台阶结构。

本步骤中，在叠层结构250的表面上形成掩模层271，经由掩模层271的开口对叠层结构250进行刻蚀。具体地，该步骤包括：在存储区l1的叠层结构250上方设置掩模层271，掩模层271的开口暴露测量区l2和部分存储区l1；经由掩模层271的开口将测量区l2的全部叠层结构刻蚀，暴露出测量区l2的衬底201；经由掩模层271的开口将存储区l1的叠层结构刻蚀，使得存储区l1的边缘呈现多级台阶分布。

如图6b，掩模层271的开口暴露部分存储区l1和全部的测量区l2，经由该开口刻蚀叠层结构250。如图6c，刻蚀后，测量区l2的衬底201上方的叠层结构250被刻蚀掉，暴露出衬底201，而存储区l1的叠层结构250被部分刻蚀，在靠近测量区l2的边缘部分形成多级台阶分布的台阶结构。

在步骤s103中，在测量区形成周期性结构。

如图6d，在叠层结构250上沉积氧化层262，从而在测量区l2形成与台阶结构的顶表面齐平的氧化层262，该氧化层262覆盖台阶结构和测量区l2暴露的衬底201，从而使得测量区l2的衬底201上方为沿堆叠结构的堆叠方向单一分布的单层氧化层262结构，可以视为周期性结构。另外，周期性结构也可以是沿堆叠结构的堆叠方向由单层氧化层重复堆叠形成的结构。

在步骤s104中，刻蚀形成贯穿台阶结构的多个第一假沟道孔和贯穿周期性结构的多个第二假沟道孔。

如图6e，刻蚀位于存储区l1的台阶结构，形成多个第一假沟道孔240，刻蚀位于测量区l2的周期型结构，形成多个第二假沟道孔260，该第二假沟道孔260作为测量槽。第一假沟道孔240和第二假沟道孔260的深度可以是相同的，从而便于实现后续外延层的生长，因此，第一假沟道孔240和第二假沟道孔260可以采用相同的刻蚀工艺形成，例如采用干法刻蚀工艺中的反应离子刻蚀工艺刻蚀多层堆叠结构垂直向下形成到达衬底201表面的孔。

当然，本步骤中或在本步骤之前，还会在存储区l1的非台阶结构区域形成沟道柱和字线位线等结构，从而形成存储器。本实施例中由于主要为了测量台阶区域的外延层，所以将核心区域的结构暂时省略。存储区l1中形成的第一假沟道柱240用作支撑作用。

此外，在本申请实施例中，可以同时对存储区l1和测量区l2的结构进行刻蚀，从而同时形成第一假沟道孔240和第二假沟道孔260。也可以先刻蚀形成第一假沟道孔240，再刻蚀形成第二假沟道孔260。甚至，先刻蚀形成第二假沟道孔260，再形成第一假沟道孔240，本实施例中对刻蚀的先后顺序不做限定。

在步骤s105中，采用生长工艺在第一假沟道孔底部生长第一外延层，在第二假沟道孔底部生长第二外延层。

如图6f，在每个第一假沟道孔240底部对应生长第一外延层241，再采用相同的生长工艺在多个第二假沟道孔260底部生长与第一外延层241高度相同的第二外延层261，以形成源极选通管的沟道。第一外延层241和第二外延层261的生长可以同时进行或先后进行，通过控制生长工艺来保证第一外延层241和第二外延层261的高度一致，例如是采用同一个/组工艺步骤分别生长第一外延层241和第二外延层261。

在步骤s106中，利用第二假沟道孔测量第二外延层的高度。

再次参照图6e，采用ocd光学临界尺寸测量方法测量第二假沟道孔260底部的第二外延层261的厚度，从而可以得到第一外延层241的厚度，由此实现对包含非周期性结构的台阶区域的外延层的高度的测量。由于第二假沟道孔260所在的区域为周期型结构，可以采用ocd方法快速得到其底部第二外延层261的高度，以此来替代第一外延层241的高度，降低了测量难度。测量区l2本身为非存储区，无需考虑对结构的损伤，因此采用本实施例的方法测量得到的外延层的高度，其测量结果准确，也能降低测量成本。根据得到的台阶区域的外延层的高度，可以控制3d存储器件的生产效率。

本发明还提供了另一种3d存储器件的外延层高度测量方法，以下结合图7a-图7f对本发明第二实施例进行介绍。

图7a与图7f分别示出根据本发明第二实施例的3d存储器件的外延层高度的测量方法在器件制作过程中各个阶段的截面示意图。截面图例如沿着图2中的aa线相同方向截取。

本实施例仍然采用图5示出的流程图，首先，在步骤s101中，形成叠层结构，叠层结构包括交替堆叠的多个牺牲层与多个层间绝缘层，叠层结构包括存储区和测量区。

如图7a，在衬底301上形成由多个牺牲层352和多个层间绝缘层351交替堆叠形成的叠层结构350，与图6a一致，这里不再赘述。叠层结构350包括存储区l1和测量区l2，存储区l1用于制作图2示出的3d存储器结构，测量区l2不制作存储器件，例如是晶片划槽区。

在步骤s102中，刻蚀叠层结构，在存储区形成台阶结构。

本步骤中，在叠层结构350的表面上形成掩模层371，经由掩模层371的开口对叠层结构350进行刻蚀。具体地，该步骤包括：在叠层结构350上方设置掩模层371，该掩模层371同时位于测量区l2和存储区l1上方，掩模层371的开口仅暴露部分存储区l1；经由掩模层371的开口将存储区l1的叠层结构350刻蚀，使得存储区l1的边缘呈现多级台阶分布。实际上，存储区l1的台阶结构的形成工艺较为复杂，本实施例中仅是以最简单的形式作为示例，实际的存储区l1的器件结构的制作需要经过多次刻蚀和沉积等工艺。在制作过程中，保持测量区l2的结构不被刻蚀，从而形成周期型结构。

如图7b，掩模层371的开口暴露部分存储区l1，经由该开口刻蚀叠层结构350。如图7c，刻蚀后，存储区l1的叠层结构350被部分刻蚀，在靠近测量区l2的边缘部分形成多级台阶分布的台阶结构，测量区l2的叠层结构基本未发生改变。在一个实施例中，由于刻蚀工艺，测量区l2顶部的氧化层被部分刻蚀。

在步骤s103中，在测量区形成周期性结构。

如图7d，去除掩模层371，暴露测量区l2的周期性结构。或者，在叠层结构350上沉积氧化层362，该氧化层362覆盖台阶结构和测量区l2的叠层结构，从而使得测量区l2的衬底201上方为沿堆叠结构的堆叠方向按照牺牲层352和层间绝缘层351交替堆叠形成的多层结构(氧化硅层和氮化硅层交替的多层结构)，可以视为周期性结构。

在步骤s104中，刻蚀形成贯穿台阶结构的多个第一假沟道孔和贯穿周期性结构的多个第二假沟道孔。

如图7e，刻蚀位于存储区l1的台阶结构，形成多个第一假沟道孔340，刻蚀位于测量区l2的周期型结构，形成多个第二假沟道孔360。

在步骤s105中，在每个第一假沟道孔底部对应生长第一外延层，并采用相同的生长工艺在每个第二假沟道孔底部对应生长与第一外延层高度相同的第二外延层。

如图7f，分别在多个第一假沟道孔340底部对应生长多个第一外延层341，并采用相同的生长工艺在多个第二假沟道孔360底部分别生长与第一外延层341高度相同的多个第二外延层361，以形成源极选通管的沟道，例如是采用同一个/组工艺步骤分别生长第一外延层341和第二外延层361。

在步骤s106中，经由第二假沟道孔测量第二外延层的高度。

再次参照图7e，采用ocd光学临界尺寸测量方法测量第二假沟道孔360底部的第二外延层361的厚度，从而可以得到第一外延层341的厚度，由此实现对包含非周期性结构的台阶区域的外延层的高度的测量。

本实施例的步骤s104-s107与第一实施例的步骤相同，这里不再赘述。

综上，本发明实施例提供的3d存储器件的外延层高度测量方法及3d存储器件，通过将不作为器件存储的晶圆划槽区设置为测量区，然后在测量区中形成周期型结构，在周期性结构中形成多个第二假沟道孔，该第二假沟道孔与器件存储区的台阶区域的第一假沟道孔相同，然后再在第一假沟道孔底部和第二假沟道孔底部均生长相同高度的外延层，从而可以直接测量测量区的外延层高度，以此来实现对存储区台阶区域的外延层高度测量。测量方式简单快速，且测量结果准确，成本较低，也节约了测量周期，加快了生产效率。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。