一种低封装厚度的板级扇出型MOSFET器件及其制作方法与流程

本发明属于半导体技术领域，特别涉及一种低封装厚度的板级扇出型mosfet器件及其制作方法。

背景技术：

随着便携式电子产品的不断普及及集成度要求越来越高，要求模拟类和电源类芯片厚度及贴片方式提出了更高的要求，这两类芯片应该具有薄型化、小型化以及匹配表面贴装工艺等特点。

mosfet器件作为模拟类和电源类芯片中用量最大之一；现有的mosfet器件封装方案以引线结合框架结构封装为主，该技术在不考虑前期框架制作过程，经过贴片固晶、引线键合、塑封以及切筋等工序。但该封装过程中，引线键合过程引线偏转弧度较大，使得引线朝外具有较大的突出高度，而塑封时需将引线全部塑封在内，导致mosfet器件封装厚度较大。

因此，现有技术有待改进和发展。

技术实现要素：

本申请实施例的目的在于提供了一种低封装厚度的板级扇出型mosfet器件及其制作方法，能够有效降低mosfet器件封装厚度。

第一方面，本申请实施例提供一种低封装厚度的板级扇出型mosfet器件的制作方法，包括以下步骤：

s1、提供载板，在载板上设置临时键合胶层，并在所述临时键合胶层上设置具有接触区和衬底的mosfet芯片和互通铜柱；

s2、在所述临时键合胶层上设置包裹所述mosfet芯片和互通铜柱的第一塑封层，所述mosfet芯片和互通铜柱顶面露出于所述第一塑封层；

s3、拆除所述载板和临时键合胶层，使mosfet芯片和互通铜柱底面外露；

s4、在所述第一塑封层位于mosfet芯片具有接触区的一面设置介电材质层，并在介电材质层上进行图形电镀制作连通mosfet芯片和互通铜柱的重布线层；

s5、在所述第一塑封层另一面上通过引线键合连接mosfet芯片的衬底和互通铜柱；

s6、在第一塑封层上设置第二塑封层，将连接mosfet芯片的衬底和互通铜柱的引线包裹在内。

本申请实施例的一种低封装厚度的板级扇出型mosfet器件的制作方法，通过设置引线、互通铜柱、重布线层实现mosfet器件pn结连接，可有效降低器件整体的封装厚度。

所述的一种低封装厚度的板级扇出型mosfet器件的制作方法，其中，在步骤s1中，所述mosfet芯片的接触区朝向临时键合胶层设置。

所述的一种低封装厚度的板级扇出型mosfet器件的制作方法，其中，在步骤s1中，设置的所述互通铜柱的高度低于或等于设置的所述mosfet芯片的高度。

所述的一种低封装厚度的板级扇出型mosfet器件的制作方法，其中，在步骤s3中，通过热解方式或uv解胶方式拆除所述载板和临时键合胶层。

所述的一种低封装厚度的板级扇出型mosfet器件的制作方法，其中，在步骤s4设置所述介电材质层时，介电材质层上开设有位于mosfet芯片上接触区位置的通孔，通孔中填充有构成mosfet器件源极和漏极的电极。

所述的一种低封装厚度的板级扇出型mosfet器件的制作方法，其中，在步骤s4中，采用半加成法工艺制作重布线层。

所述的一种低封装厚度的板级扇出型mosfet器件的制作方法，其中，在步骤s5中，采用低弧度引线键合工艺进行连接mosfet芯片的衬底顶面和互通铜柱。

所述的一种低封装厚度的板级扇出型mosfet器件的制作方法，其中，在步骤s1中，所述互通铜柱为竖直设置或倾斜设置。

所述的一种低封装厚度的板级扇出型mosfet器件的制作方法，其中，步骤s1中可置入数量、位置对应的多个mosfet芯片和互通铜柱，执行步骤s1-s6后可获取大板级封装体，方法还包括步骤：

s7、对所述大板级封装体进行切割，获得多个具有mosfet器件的封装结构单体。

第二方面，本申请实施例还提供了一种低封装厚度的板级扇出型mosfet器件，包括：

重布线层；

介电材质层，设于所述重布线层上；

互通铜柱，设于所述介电材质层上；

mosfet芯片，设于所述介电材质层上且接触区一面朝向输送介电材质层；

第一封装层，设于所述介电材质层上，且包裹所述互通铜柱和所述mosfet芯片；

引线，键合连接所述互通铜柱和所述mosfet芯片的衬底顶面；

第二封装层，设于所述第一封装层上，且包裹所述引线；

所述mosfet芯片接触区依次通过重布线层、互通铜柱、引线而连接衬底顶面。

由上可知，本申请实施例的一种低封装厚度的板级扇出型mosfet器件及其制作方法，制作方法通过互通铜柱、重布线层、引线实现mosfet芯片线层连接以构成mosfet器件所需的pn结，设置互通铜柱并通过引线键合连接互通铜柱和mosfet芯片的衬底，使得引线无需采用大弧度绕线的方式规避mosfet芯片外端，令引线设置高度更低、弧度更小，从而减少了mosfet器件的封装厚度。

附图说明

图1为本申请实施例提供的一种低封装厚度的板级扇出型mosfet器件制作方法的流程图。

图2-7为本申请实施例提供的一种低封装厚度的板级扇出型mosfet器件制作方法的详细示意图。

标号说明：1、载板；2、临时键合胶层；3、mosfet芯片；4、互通铜柱；5、第一塑封层；6、介电材质层；7、重布线层；8、引线；9、第二塑封层。

具体实施方式

下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。

下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。

第一方面，如图1-7所示，本申请实施例提供了一种低封装厚度的板级扇出型mosfet器件的制作方法，包括以下步骤：

s1、提供载板1，在载板1上设置临时键合胶层2，并在临时键合胶层2上设置具有接触区和衬底的mosfet芯片3和互通铜柱4；

其中，mosfet芯片3的衬底为p型或n型均可。

其中，互通铜柱4为铜质柱体，可为棱柱为圆柱形，其顶面和底面为可导电的抛光面。

具体地，在载板1上设置临时键合胶层2，利用临时键合胶层2的粘着能力，将mosfet芯片3和互通铜柱4临时固定在载板1上。

更具体地，mosfet芯片3指的是尚未连接进行接线的基体，包括衬底、阻挡层、导电沟道、高掺杂源区、接触区等，其中接触区设置连接高掺杂源区的电极可形成mosfet器件的源极和漏极，导电沟道通过绝缘层隔离后设置电极构成mosfet器件的栅极。

更具体地，mosfet芯片3和互通铜柱4底面与载板1接触。

s2、在临时键合胶层2上设置包裹mosfet芯片3和互通铜柱4的第一塑封层5，mosfet芯片3和互通铜柱4顶面露出于第一塑封层5；

其中，第一塑封层5顶面与mosfet芯片3和互通铜柱4顶面平齐或低于mosfet芯片3和互通铜柱4顶面，有利于后续引线8接入。

在本实施例中，优选为第一塑封层5顶面与mosfet芯片3和互通铜柱4顶面平齐。

更具体地，通过将设置有mosfet芯片3和互通铜柱4的载板1置入塑封机中可产出包裹mosfet芯片3和互通铜柱4的第一塑封层5；设置第一塑封层5可相对固定mosfet芯片3和互通铜柱4两者的位置，利于后续接线处理。

s3、拆除载板1和临时键合胶层2，使mosfet芯片3和互通铜柱4底面外露；

s4、在第一塑封层5位于mosfet芯片3具有接触区的一面设置介电材质层6，并在介电材质层6上进行图形电镀制作连通mosfet芯片3和互通铜柱4的重布线层7；

具体地，介电材质层6上设有连接mosfet芯片3接触区的电极。

更具体地，介电材质层6上设有与互通铜柱4接触的导电材料。

其中，重布线层7根据mosfet器件类型进行布线，使得相应电极可形成mosfet器件的栅极、源极、漏极。

s5、在第一塑封层5另一面上通过引线8键合连接mosfet芯片3的衬底和互通铜柱4；

其中，通过引线8键合连接mosfet芯片3衬底和互通铜柱4，而互通铜柱4通过重布线层7连接mosfet芯片3的接触区上电极，从而使得mosfet芯片3产生pn结。

具体地，可在mosfet芯片3衬底上设置焊球，然后通过焊接引线8连接焊球和互通铜柱4顶面完成引线8键合。

s6、在第一塑封层5上设置第二塑封层9，将连接mosfet芯片3的衬底和互通铜柱4的引线8包裹在内。

具体地，设置第二塑封层9包括引线8，可固定引线8的在mosfet芯片3和互通铜柱4上的相对位置，避免引线8外露，完成器件封装。

本申请实施例提供的一种低封装厚度的板级扇出型mosfet器件的制作方法，该方法设置互通铜柱4、重布线层7、引线8实现mosfet芯片3线层连接以构成mosfet器件所需的pn结；其中，设置互通铜柱4并通过引线8键合连接互通铜柱4和mosfet芯片3的衬底，通过焊点焊接互通铜柱4和mosfet芯片3的衬底顶部即可完成引线8键合，引线8无需采用大弧度绕线的方式规避mosfet芯片3外端，使得引线8键合高度更低、弧度更小，从而减少了mosfet器件的封装厚度；另外，设置重布线层7布置线路连接互通铜柱4和mosfet芯片3接触区，可使得金属布线更合理，互通铜柱4具有相对于引线8更大的接触面积和结构强度，使得金属布线设计无需考虑引线8的连接弧度和柔软性，使得重布线层7设置、接入更顺利，能有效保证电路连接。

此外，传统的mosfet器件封装过程需利用框架进行引线8定位，才能固定引线8位置再连同框架、引线8、mosfet芯片3共同封装，引线8需结合框架进行多次位置调整完成mosfet芯片3的连接，引线8难度大，且设置框架会造成mosfet器件体积变大；本申请实施例由于设置互通铜柱4，使得互通铜柱4和率先和mosfet芯片3进行第一封装层的封装，相对固定了两者位置后，再进行重布线层7设置和引线8键合，简化了利于引线8键合连接过程，且引线8过程中无需设置框架，有效削减封装体积。

因此，本申请实施例的一种低封装厚度的板级扇出型mosfet器件的制作方法，通过设置引线8、互通铜柱4、重布线层7实现mosfet器件pn结连接，可有效降低器件整体的封装厚度。

在一些优选的实施方式中，在步骤s1中，mosfet芯片3的接触区朝向临时键合胶层2设置。

具体地，将mosfet芯片3的接触区朝向临时键合胶层2设置，使得mosfet芯片3的接触区与互通铜柱4底面平齐，两者底面之间没有高度差，设置介电材质层6的可设置得更薄，且利于重布线层7布线连接mosfet芯片3的接触区和互通铜柱4底面。

在一些优选的实施方式中，在步骤s1中，设置的互通铜柱4的高度低于或等于设置的mosfet芯片3的高度。

在本实施例中，互通铜柱4的顶面优选设置为与mosfet芯片3的顶面平齐，即两者高度相等；相等高度的互通铜柱4和mosfet芯片3有利于第一封装层的形成，其次，在此情况下，可实现引线8的低弧度连接，引线8近乎成直线形状连接mosfet芯片3顶面和互通铜柱4顶面，可有效降低第二封装层的封装厚度。

在别的实施例中，互通铜柱4的顶面还可设置为低于mosfet芯片3的顶面，该情况下，利于引线8倾斜向下接入至互通铜柱4顶部，也利于节省材料；值得注意的是，形成第一封装层时需预留互通铜柱4顶部外露空间。

在一些优选的实施方式中，在步骤s3中，通过热解方式或uv解胶方式拆除载板1和临时键合胶层2；采用热解或uv解胶使临时键合胶层2快速溶解，从而可轻易拆除载板1；由于载板1附着能力强于第一封装层，第一封装层上残留的临时键合胶较少，可轻易除去。

在一些优选的实施方式中，在步骤s4设置介电材质层6时，介电材质层6上开设有位于mosfet芯片3上接触区位置的通孔，通孔中填充有构成mosfet器件源极和漏极的电极；具体地，可先设置电极在mosfet芯片3的接触区上再形成介电材质层6，或先形成具有位于接触区处通孔的介电材质层6再置入电极。

在一些优选的实施方式中，在步骤s4中，采用半加成法工艺制作重布线层7；具体地，可采用种子层溅射、压干膜、曝光、显影、电镀、刻蚀、退膜等半加成法工艺制作重布线层7，重布线层7中的线宽线距可根据需要进行调整，具有适用性范围广的特点；采用半加成法制作重布线层7，具有是工艺简单的优点，同时不用担心电镀分散能力的问题，可制作出连接具有连接互通铜柱4和mosfet芯片3线层和用于外接线层的双面板重布线层7。

在一些优选的实施方式中，在步骤s5中，采用低弧度引线8键合工艺进行连接mosfet芯片3的衬底顶面和互通铜柱4；由于本申请实施例设置有互通铜柱4，互通铜柱4通过引线8键合连接mosfet芯片3顶面，使得引线8无需进行大角度偏转设置，故可采用低弧度引线8键合工艺进行焊接，使得引线8偏转弧度更小，即使得其朝上弯曲的高度更低，还可降低导热通路长度，进而可减小第二封装层的厚度，从而进一步减少器件封装尺寸。

具体地，采用低弧度引线8键合工艺，需要降低较低层的引线8键合环形高度，环形顶层也需要保持低位,以便消除在模塑化合物外部暴露出焊线的现象。

更具体地，低弧度引线8键合工艺需在mosfet芯片3顶面设置焊球进行连接。

在一些优选的实施方式中，在步骤s1中，互通铜柱4为竖直设置或倾斜设置；在本实施例中，为减少导电距离，并使互通铜柱4上下顶面与对应构件接触更紧密、这只更稳定，互通铜柱4优选为竖直设置。

更具体地，步骤s1中mosfet芯片3为水平设置在临时键合胶层2上，因此，竖直设置的互通铜柱4轴心与mosfet芯片3侧面平行，使得两者设置可更近，从而减少整个器件封装大小。

此外，步骤s1中，同时设置mosfet芯片3和互通铜柱4，使得步骤s2中一次封装过程即可固定并阻隔互通铜柱4和mosfet芯片3，即完成了被动器件和芯片的塑封工艺，可大幅度提高封装效率。

在一些优选的实施方式中，步骤s1中可置入数量、位置对应的多个mosfet芯片3和互通铜柱4，执行步骤s1-s6后可获取大板级封装体，方法还包括步骤：

s7、对大板级封装体进行切割，获得多个具有mosfet器件的封装结构单体。

具体地，在步骤s1中，同一载板1的临时键合胶层2上设置多个数量、位置对应的mosfet芯片3和互通铜柱4可实现mosfet器件的批量制备；更具体地，步骤s2第一塑封层5同时塑封载板1上所有mosfet芯片3和互通铜柱4，而步骤s4中设置的重布线层7则将对应每组中的mosfet芯片3和互通铜柱4连接，同理步骤s5则通过引线8键合连接对应的mosfet芯片3和互通铜柱4，步骤s6则通过第二塑封层9塑封所有引线8，从而获得大板级封装体，对大板级封装体进行分割即可批量获得多个mosfet器件，有效提高封装效率。

在一些优选的实施方式中，制作出mosfet器件后，还需对mosfet器件进行植球、回流处理，使得mosfet器件可直接接脚使用。

第二方面，如图7所示，本申请实施例还提供了一种低封装厚度的板级扇出型mosfet器件，包括：

重布线层7；

介电材质层6，设于重布线层7上；

互通铜柱4，竖直设于介电材质层6上；

mosfet芯片3，设于介电材质层6上且接触区一面朝向输送介电材质层6；

第一封装层，设于介电材质层6上，且包裹互通铜柱4和mosfet芯片3；

引线8，低弧度地键合连接互通铜柱4和mosfet芯片3的衬底顶面；

第二封装层，设于第一封装层上，且包裹引线8；

mosfet芯片3接触区依次通过重布线层7、互通铜柱4、引线8而连接衬底顶面。

由于图示中为截面结构示意图，而重布线层7具有平面电路结构，因此图示中未画出重布线层7中通过线路连接互通铜柱4和mosfet芯片3电极的线路结构。

本申请实施例的一种低封装厚度的板级扇出型mosfet器件，该期间通过设置引线8、互通铜柱4、重布线层7实现mosfet器件pn结连接，具有封装厚度低的特点。

综上，本申请实施例提供了一种低封装厚度的板级扇出型mosfet器件及其制作方法，其中，制作方法通过互通铜柱4、重布线层7、引线8实现mosfet芯片3线层连接以构成mosfet器件所需的pn结，设置互通铜柱4并通过引线8键合连接互通铜柱4和mosfet芯片3的衬底，使得引线8无需采用大弧度绕线的方式规避mosfet芯片3外端，令引线8设置高度更低、弧度更小，从而减少了mosfet器件的封装厚度。

在本说明书的描述中，参考术语“一个实施方式”、“某些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。

以上所述的仅是本发明的一些实施方式。对于本领域的普通技术人员来说，在不脱离本发明创造构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。