导线架预成形体及导线架封装结构的制作方法

本实用新型涉及一种导线架预成形体，及导线架封装结构，特别是涉及一种可用于独立电性芯片封装的导线架预成形体，及导线架封装结构。

背景技术：

四方扁平无外引脚(QFN，quad flat no-lead)封装结构，因为没有向外延伸的引脚，因此，可大幅减小封装尺寸。此外，因为QFN具有较短的讯号传递路径及较快的讯号传递速度，因此，也更适用于一般高速及高频的电子产品。

参阅图1，图1是一般现有的QFN封装结构的其中一个导线架封装单元。该导线架封装单元包含界定出一空间的一连接支架11、一位于该空间中的芯片座12、多条自该连接支架11朝向该芯片座12延伸的引脚13、一设置于该芯片座12顶面的芯片14，多条分别电连接该芯片14与所述引脚的导线15，及用于支撑该芯片座12的支撑部16。

然而，当芯片封装完成欲将该QFN封装结构进行所述导线架单元的切割分离时，由于需沿着由金属(铜)构成的所述引脚13进行切割(如图中假想线所示)，因此，切割的刀具也容易受损。此外，由于一般导线架封装单元仅具有一个芯片座12，因此，每一个导线架封装单元仅能封装单一个或单一种芯片，当要制备具有不同功能的芯片或是多个芯片时，只能利用不同的导线架封装单元进行不同芯片的封装。

技术实现要素：

本实用新型的目的在于提供一种具有多个彼此电性独立的导线架单元的导线架预成形体。

本实用新型导线架预成形体，包括多个彼此电性独立且成数组排列的导线架单元。该每一个导线架单元包含一成形胶层、至少一芯片座，及多条引脚。该成形胶层由绝缘高分子材料构成，具有一中心区，及一环围该中心区的切割道，至少一该芯片座由金属材料构成，位于该成形胶层的该中心区内，该芯片座具有彼此反向的一顶面及一底面，且该顶面及底面会分别自该成形胶层反向的两个表面裸露，所述引脚由与该芯片座相同的金属材料构成，彼此各自独立地自该切割道的顶面朝向所述芯片座延伸，并与该芯片座呈一间距。

较佳地，本实用新型所述的导线架预成形体，其中，每一条该引脚包括一自该切割道朝向该芯片座延伸的引脚部，及一自该引脚部邻近该芯片座的端缘向下延伸的支撑部。

较佳地，本实用新型所述的导线架预成形体，其中，该引脚部与该支撑部的垂直高度总和与该芯片座的高度实质相同。

在本实用新型的另一实施例中，本实用新型所述的导线架预成形体，其中，每一个该导线架单元包含多个彼此不相连接的芯片座。

较佳地，本实用新型所述的导线架预成形体，该成形胶层于任相邻的两个芯片座间会具有至少一自该成形胶层表面向下形成的沟槽。

此外，本实用新型的另一目的，在于提供一种导线架封装结构。该导线架封装结构包含一如前所述，具有多个彼此电性独立的导线架单元的导线架预成形体、多个芯片，及多条导线，其中，每一个该芯片为设置于其中一个该芯片座上，并借由至少部分的所述导线与所述引脚电连接，且所述芯片彼此为电性独立。

本实用新型的有益的效果在于：利用导线架预成形体的结构设计，得以让该导线架预成形体的每一个导线架单元彼此不须由金属连接，且为电性独立，因此，当利用该导线架预成形体形成封装结构后，不仅切割前即可对每一个芯片独立进行在线测试，且更易于切割而得到各自独立的导线架单元。

附图说明

图1是一示意图，是现有的QFN封装结构的导线架封装单元；

图2是一俯视示意图，说明本实用新型该导线架封装结构的一第一实施例；

图3是一剖面图，说明沿图2中III-III割面线的剖视示意图；

图4是一俯视示意图，说明经第一次蚀刻后得到的导线架201A；

图5中(a)是一剖面图，说明沿图4中(b)V-V割面线的剖视示意图，(b)是一剖面图，说明灌入一成形胶后得到的导线架预成形体半成品202A，(c)是一剖面图，说明经第二次蚀刻后得到的导线架预成形体200A；

图6是一俯视示意图，说明本实用新型该导线架封装结构的一第二实施例；

图7是一俯视示意图，说明经第一次蚀刻后得到的导线架201B；

图8中(a)是一剖面图，说明沿图7中VIII-VIII割面线的剖视示意图，(b)是一剖面图，说明灌入一成形胶后得到的导线架预成形体半成品202B，(c)是一剖面图，说明经第二次蚀刻后得到的导线架预成形体200B；

图9是一剖面图，说明本实用新型该导线架预成形体的引脚还具有支撑部的态样。

具体实施方式

下面结合附图及实施例对本实用新型进行详细说明。

在本实用新型被详细描述前，应当注意在以下的说明内容中，类似的组件是以相同的编号来表示。

参阅图2、3，图2是本实用新型导线架封装结构的一实施例的俯视示意图，图3是沿图2中III-III割面线的剖视图。

该导线架封装结构包含一个导线架预成形体200A、多个芯片3，及多条导线4。

该导线架预成形体200A包括多个彼此电性独立且成数组排列的导线架单元2A，且该每一个导线架单元2A包含一成形胶层21、一芯片座22，及多条引脚23。

该成形胶层21由绝缘高分子材料构成，具有一中心区211，及一环围该中心区211的切割道212。

该芯片座22由金属材料构成，位于该成形胶层21的该中心区211内。该芯片座22具有彼此反向的一顶面221及一底面222，且该顶面221及底面222会分别自该成形胶层21反向的两个表面裸露。

所述引脚23由与该芯片座22相同的金属材料构成，彼此各自独立地自该切割道212的顶面朝向所述芯片座22延伸，并与该芯片座22呈一间距。

所述芯片3分别对应形成于所述导线架单元2的所述芯片座22的顶面221，且每一个该芯片3借由多个导线4与所述引脚23电连接。

由于该导线架封装结构的该每一个导线架单元2A彼此均为电性独立，因此经封装后的每一个芯片3也可具有各自独立的电性，而在封装后切割前即可分别对所述芯片3进行板上(on board)电性测试。此外，由于本新型该导线架预成形体200A已事先将位于切割位置(如图2虚线所示)的金属材料蚀刻移除，因此，当要将该导线架封装结构进行各个导线架单元2A的切割时，仅需要切割高分子材料，而可进一步减少切割刀具的损耗。

兹将前述该导线架封装结构的该实施例的制作方法说明如下：

配合参阅图4、5，详细的说，前述该导线架预成形体是提供一可导电的材料，例如铜系合金或铁镍合金等材料构成的基片100。定义多条纵向及横向排列且彼此相交的第一、二分隔岛101、102，且两两相邻，且彼此相交的横向及纵向排列的第一、二分隔岛101、102共同定义出后续经蚀刻移除后预形成的多个空间301。

进行第一次蚀刻，将该基片100不必要的部分蚀刻移除，令该基片100形成一个导线架201A。

该导线架201A包括一具有多条纵向及横向排列且彼此间隔的连接支架300，及多个导线架单元2A。其中，所述连接支架300即位于所述第一、二分隔岛101、102所定义的位置，两两相邻且彼此相交的横向及纵向排列的连接支架300共同界定出一个空间301，且所述导线架单元2A即分别对应形成于所述空间301。要说明的是，经蚀刻后形成的所述连接支架300的形状及细部结构为本技术领域者所熟知并视实际需求及设计而有所不同，且非为本实用新型的结构重点，因此，于图式中仅是一简单示意图，实际结构并不以此为限。

该每一个导线架单元2A具有一个位于该空间301的芯片座22、多条自所述连接支架300朝向该芯片座22延伸，并与该芯片座22呈一间距的引脚23，及分别自该芯片座22的4个对角延伸至与相邻的所述连接支架300连接的支撑部24。

参阅图5，图5中(a)为图4中(b)所示的该导线架201A沿V-V 割面线的剖视示意图。将前述经由蚀刻方式制得的该导线架201A夹设于一模具(图未示)中，用模注方式灌入一成形胶，其中，该成形胶为选自一般绝缘封装材料，如环氧树脂等，让该成形胶填满所述连接支架300的空隙，以及所述连接支架300与所述芯片座22间的空隙，且不会覆盖所述连接支架300、芯片座22、引脚23，及支撑部24的顶面，并令该成形胶固化形成该成形胶层21，即可得到一如图5中(b)所示的导线架预成形体半成品202A。

接着，进行第二次蚀刻，将该导线架预成形体半成品202A的所述连接支架300蚀刻移除至令所述引脚23为各自独立彼此不连接，并同时将所述支撑部24移除，即可得到一如图5中(c)所示的导线架预成形体200A。

最后，进行芯片封装，将所述芯片3分别设置于该导线架预成形体200A的所述芯片座22的顶面221，接着利用打线制程，将每一个芯片3与对应的所述引脚23利用导线4电连接，即可得到如图2所示的该导线架封装结构。

由于该导线架预成形体半成品202A已经借由该成形胶层21固定，因此，可利用第二次蚀刻，将原本位于切割道的金属(如图5中(a)、(b)虚线所示的连接支架300)及用于连接固定该芯片座22的支撑部24蚀刻移除，预先让所述引脚23彼此电性独立不连接。因此，经由第二次蚀刻后所得到的该导线架预成形体200A的该每一个导线架单元2A为各自电性独立，故，可在封装后切割前即对每一个芯片3进行板上(on board)电性测试，且切割时仅需要切割高分子材料(如图5中(c)位于所述引脚23两侧的箭头所指处)，而可进一步减少切割刀具的损耗。

配合参阅图6、8，本发明导线架封装结构的一第二实施例，其结构与该第一实施例大致相同，不同处在于第二实施例形成的导线架预成形体200B的其中至少部分的导线架单元2B会具有多个各自独立设置的芯片座22，且相邻的两个芯片座22间具有一自该成形胶层21表面向下形成的沟槽26。图6中是以该其中一个导线架单元2B具有三个芯片座22，且每一个芯片座22会设置一个芯片3为例。

由于所述导线架单元2B间彼此为电性独立，且该导线架单元2B 也可具有多个各自电性独立的芯片座22，因此，封装于该导线架单元2B的所述芯片3也可各自独立地对外电联接，而进一步实现于单一个该导线架单元2B内施行多芯片封装的目的。

前述该第二实施例的制作方法，大致与该第一实施例雷同，不同处在于该第二实施例于该第一次蚀刻及该第二次蚀刻形成的结构与该第一实施例有部分不同。

参阅图7，详细的说，该第二实施例经过第一次蚀刻后形成的导线架201B的至少一个该导线架单元2B会如图7所示，具有3个芯片座22，任相邻的两个芯片座22间会具有一连接件25，且所述支撑部24是形成于相对远离的两个芯片座22的对角。

再参阅图8，图8中(a)是图7中该导线架单元2B沿VIII-VIII割面线的剖视示意图，图8中(b)则是将该导线架201B夹设于一模具(图未示)中，用模注方式形成该成形胶层21，而得到的一导线架预成形体半成品202B；最后将该导线架预成形体半成品202B进行第二次蚀刻，将所述连接支架300、所述支撑部24及所述连接件25移除，而得到一如图8中(c)所示的导线架预成形体200B。要说明的是，由于所述连接件25是于该成形胶层21形成后，才经由第二次蚀刻移除，因此，该成形胶层21于对应所述连接件25的位置即会形成所述沟槽26。最后再将该导线架预成形体200B进行芯片的打线封装后，即可得到如图6所示的导线架封装结构。

前述该第二实施例是以相邻的二个芯片座22间具有一条直线状的连接件25为例，然实际实施时该连接件25的数量及形状可视需求及设计而调整，而不限定为此形状及数量。

此外，参阅图9，要再说明的是，前述该第一、二实施例于该第一次蚀刻形成所述引脚23时，还可进一步控制不将所述引脚23邻近该芯片座22下方的材料移除，让形成的每一个引脚23均具有一引脚段231及一支撑段232，而可得到如图9所示的引脚23结构。利用将每一个该引脚23制作成具有该支撑段232的支撑结构，由于该引脚段231有该支撑段232的支撑，而有较佳的支撑性，所以，当将该导线架201A、201B夹设于该模具时，该支撑段232可顶抵于该模具，有效支撑并固定该引脚段231，而避免于灌注成形胶，形成该导线架预成形体半成品202A、202B的过程中，所述引脚23位移或变形塌陷的问题。

综上所述，本实用新型利用该导线架预成形体200A、200B的结构设计，让该导线架预成形体200A、200B的每一个导线架单元2A、2B间彼此为电性独立，因此，当利用该导线架预成形体200A、200B封装得到该导线架封装结构后，不仅切割前即可对位于该每一个导线架单元2A、2B的芯片3独立进行电性测试，且更易于切割，而可避免切割刀具的耗损。此外，也可进一步于单一个导线架单元2B形成具有多个可用于独立承载芯片3的芯片座22。因此，当利用该导线架预成形体200B进行芯片封装时，还可将多个不同功能的芯片封装在一个该导线架单元2B内各自独立的芯片座22，然后再利用导线4将所述芯片3各自独立对外电连接并封装，而进一步实现于单一个导线架单元2B内施行多晶粒封装的目的，所以确实能达成本实用新型的目的。