封装件结构及其制造方法与流程

本发明的实施例涉及半导体领域，更具体地涉及封装件结构及其制造方法。

背景技术：

半导体器件用于多种电子应用，诸如个人计算机、手机、数码相机和其他电子设备。通常，通过在半导体衬底上方相继沉积绝缘层或介电层、导电层和半导体材料层，并使用光刻图案化各个材料层以在所述材料层上形成电路组件和元件来制造半导体器件。通常，在单个半导体晶圆上制造数十或数百个集成电路。通过沿着划线锯切集成电路来分割单独的管芯。然后，将单独的管芯分别封装在多芯片模块中、或封装在其他类型的封装件中。

由于多种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度的不断提高，所以半导体工业经历了快速发展。大体上，该集成度的提高源自最小部件尺寸(例如，朝向亚20nm节点缩小半导体工艺节点)的不断减小，其允许将更多的组件集成到给定的区域中。由于最近对微型化、更高速度和更大带宽以及更低功率消耗和延时(latency)的需求不断增长，因此亟需用于半导体管芯的更小和更具创造性的封装技术。

随着半导体技术进一步发展，诸如三维集成电路(3DIC)的堆叠式半导体器件出现，并成为进一步减少半导体器件的物理尺寸的有效替代物。在堆叠式半导体器件中，在不同半导体晶圆上制造诸如逻辑器、存储器、处理器电路等的有源电路。可将两个或多个半导体晶圆安装在或堆叠在另一个半导体晶圆的顶部上以进一步减小半导体器件的形状因子。堆叠式封装(POP)器件是一种类型的3DIC，其中，将管芯封装，然后与另一个封装的管芯或一些管芯封装在一起。

技术实现要素：

本发明的实施例提供了一种形成半导体器件的方法，所述方法包括：在衬底上形成贯通孔，所述贯通孔延伸穿过模制材料；在所述贯通孔和所述模制材料上方沉积介电层；在第一曝光剂量下，在所述介电层的第一区域上实施第一曝光工艺；在第二曝光剂量下，在所述介电层的第二区域上实施第二曝光工艺，其中，所述介电层的所述第二区域的一部分与所述介电层的所述第一区域的一部分重叠；以及显影所述介电层。

本发明的实施例还提供了一种形成半导体的方法，所述方法包括：在衬底上形成贯通孔；沿着所述贯通孔的侧壁应用模制材料；在所述贯通孔和所述模制材料上方沉积感光层，所述感光层具有所述感光层的第一上表面，所述第一上表面具有在所述感光层的所述第一上表面的第一峰部和所述感光层的所述第一上表面的第一谷部之间的第一差异，所述第一峰部设置在所述贯通孔上方，并且所述第一谷部设置在所述模制材料上方；在第一曝光剂量下，在所述感光层上实施第一曝光工艺；在第二曝光剂量下，在所述感光层上实施第二曝光工艺，其中，所述第二曝光剂量不同于所述第一曝光剂量；以及显影所述感光层，其中，在所述显影之后，所述第一峰部降低，从而使得所述显影之后的所述第一峰部和所述显影之后的所述第一谷部之间的第二差异小于所述第一差异，并且所述感光层具有暴露所述贯通孔的开口。

本发明的实施例还提供了一种半导体器件，包括：具有接触衬垫的管芯；第一贯通孔；插入所述管芯和所述第一贯通孔之间的模制材料，所述模制材料沿着所述管芯和所述第一贯通孔的侧壁延伸；设置在所述第一贯通孔和所述管芯上方的介电层，所述介电层的一部分延伸至所述第一贯通孔和所述管芯的顶面下方，其中，所述介电层的上表面的高度的差异小于所述介电层的底面的高度的差异；所述介电层中的位于所述第一贯通孔上方的第一开口；以及所述介电层中的位于所述接触衬垫上方的第二开口。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的数量和尺寸可以被任意增加或减少。

图1至图8是根据一些实施例的制造封装件结构的中间阶段的截面图。

图9A和图9B各自示出根据一些实施例的可用于光刻工艺的掩模布局的平面图。

图10描述了根据一些实施例的膜损耗和光刻工艺的曝光剂量之间的关系。

图11描述了根据一些实施例的膜厚度的变化和光刻工艺的曝光剂量之间的关系。

图12是根据一些实施例的制造封装件结构的中间阶段的截面图。

图13是根据一些实施例的封装件结构的截面图。

具体实施方式

以下公开内容提供了多种不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚的目的，并且其本身不表示所述多个实施例和/或配置之间的关系。

此外，本文可使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、以及“上部”等的空间关系术语，以容易地描述如图中所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且本文使用的空间关系描述符可以进行相应地解释。

可在特定的背景下讨论本文讨论的实施例，即，包括管芯和贯通孔的封装件的背景下，其中，再分布线的一层或多层设置在位于管芯和贯通孔上面的一个或多个介电层中。其他实施例涵盖其他应用，诸如在阅读本公开内容后对于本领域普通技术人员而言显而易见的不同封装件类型或不同配置。应当注意，本文讨论的实施例不必示出可能存在于结构中的每一个组件或部件。例如，诸如当讨论一个组件可能足以包括实施例的各个方面时，可从附图中省略多个组件。此外，可将本文讨论的方法实施例讨论为按照特定顺序实施；然而，可按照任何逻辑顺序实施其他方法实施例。

根据各个示例性实施例提供了包括管芯和贯通孔的集成多输出(“InFO”)封装件及其形成方法。示出了形成InFO封装件的中间阶段并且讨论了实施例的变型。

图1至图8示出了根据一些实施例的形成半导体封装件的中间步骤的截面图。首先参考图1，示出晶圆100。晶圆100可包括一个或多个集成电路管芯，如由分离相邻集成管芯的虚线101所示。集成电路管芯可包括适于特定应用的任何管芯。例如，晶圆100可包括一个或多个静态随机存取存储器(SRAM)芯片或动态随机存取存储器(DRAM)芯片、处理器、存储器芯片、逻辑芯片、模拟芯片、数字芯片、中央处理单元(CPU)、图形处理单元(GPU)或它们的组合等。

可根据适用的制造工艺加工晶圆100以在晶圆100中形成集成电路。晶圆100可包括晶圆100的顶面上的接触衬垫102。接触衬垫102可实现至晶圆100得外部电连接。例如，可将接触衬垫102电耦合至晶圆100中的诸如晶体管(未示出)的器件，并且接触衬垫102可实现至器件的外部电连接。

在晶圆100上方形成缓冲层104。缓冲层104为介电层，其可为聚合物(诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等)、氮化物(诸如氮化硅等)、氧化物(诸如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)或它们的组合等)等，并且例如，可通过旋涂、层压、化学汽相沉积(CVD)等形成。在一些实施例中，缓冲层104具有统一的厚度，其中，厚度可为约0.1μm至约5μm，诸如约1μm。

可将缓冲层104图案化以暴露接触衬垫102。在一些实施例中，可通过光刻工艺将缓冲层104图案化。例如，可沉积并图案化图案化的光刻胶层(未示出)，其中，掩模层中的开口暴露缓冲层104中期望的图案。实施蚀刻步骤以去除缓冲层的暴露的部分以及暴露接触衬垫102，其中，蚀刻可为各向异性蚀刻。另一方面，缓冲层104的与图案化的光刻胶层重叠的部分保持未被蚀刻。缓冲层104中的开口可具有约5μm至约100μm的宽度，诸如约50μm的宽度。接下来，例如，可在灰化和/或湿剥离工艺中去除掩模层。在一些实施例中，缓冲层104为感光材料并且可在光刻工艺中图案化而不需要在缓冲层104上方沉积附加的光刻胶层。

参考图2，可将晶圆100分割成多个单独的集成电路管芯200。尽管图2描述了被分割成两个单独的管芯200的晶圆100，但取决于特定方法，更多或更少管芯是可能的。

参考图3，在载体衬底300上放置集成电路管芯200。通常，载体衬底300提供随后的加工步骤期间的临时机械和结构支持。载体衬底300可包括任何适当的材料，例如，诸如硅晶圆、玻璃或氧化硅的硅基材料或诸如氧化铝、陶瓷材料的其他材料、这些材料的任意组合等。在一些实施例中，将载体衬底300平坦化以适应进一步加工。

释放层302为可允许更容易去除载体衬底300的在载体衬底300上方形成的任选层。如下面更详细描述的，在载体衬底300上方放置各个层和器件，此后可去除载体衬底300。任选的释放层302帮助去除载体衬底300，减少对在载体衬底300上方形成的结构的损伤。释放层302可由聚合物基材料形成。在一些实施例中，释放层302为诸如光热转换(LTHC)释放涂层的环氧基热释放材料，其在加热时丧失它的粘合性质。在其他实施例中，释放层302可为紫外线(UV)胶，其在暴露于UV光时丧失它的粘合性质。释放层302可被分散为液体并且固化。在其他实施例中，释放层302可以是在载体衬底300上层压的层压膜。可使用其他释放层。

在释放层302上方形成一个或多个背侧再分布层(RDL)308。通常，RDL提供导电图案，该导电图案允许不同于贯通孔306的图案的用于完整封装件的引脚输出接触图案(将在下面讨论)，从而允许在贯通孔306的放置中的更大灵活性。背侧RDL 308可用于提供至贯通孔306的外部电连接。背侧RDL 308包括一个或多个介电层，在该介电层中具有导线304。导线304可沿着任何方向延伸。

可使用任何适当的工艺形成背侧RDL 308。例如，在一些实施例中，在释放层302和载体衬底300上形成介电层。在一些实施例中，介电层由聚合物形成，其可以是诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的感光材料，并且可使用光刻来图案化。在其他实施例中，介电层由诸如氮化硅的氮化物、诸如氧化硅的氧化物、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)等形成。可通过旋涂、层压、CVD等或它们的组合形成介电层。然后，将介电层图案化以形成开口从而暴露期望用于外部连接的任何部分。在其中介电层由感光材料形成的实施例中，可通过根据期望的图案暴露介电层来实施图案化并且显影以去除不需要的材料，从而暴露期望的区域。诸如使用图案化掩模和蚀刻的其他方法也可用于图案化介电层。

在介电层上方并且在形成在介电层中的开口中形成晶种层(未示出)。在一些实施例中，晶种层为金属层，其可为单层或包含由不同材料形成的多个子层的复合层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可使用PVD等形成晶种层。然后，根据诸如图3中示出的图案的期望的再分布图案，在晶种层上形成掩模并将掩模图案化。在一些实施例中，掩模为通过旋涂等形成的并且暴露于光以用于图案化的光刻胶。图案化形成穿过掩模的开口以暴露晶种层。在掩模的开口中并在晶种层的暴露的部分上形成导电材料。可通过诸如电镀或无电镀的镀敷等形成导电材料。导电材料可包括金属，例如铜、钛、钨、铝等。然后，将光刻胶和在晶种层上未形成导电材料的晶种层的部分去除。可通过可接受的灰化或剥离工艺去除光刻胶，诸如使用氧等离子体等。一旦去除光刻胶，就诸如通过使用可接受的蚀刻工艺，诸如通过湿或干蚀刻去除晶种层的暴露的部分。晶种层的剩余的部分和导电材料形成导线304。在第一介电层上方形成第二介电层以为后面的层提供更平坦的表面并且可使用与用于形成第一介电层类似的材料和工艺形成第二介电层。在一些实施例中，第二介电层由聚合物、氮化物、氧化物等形成。在一些实施例中，第二介电层为通过旋涂工艺形成的PBO。

根据一些实施例，在RDL 308上方形成贯通孔(“TV”)306。TV 306提供从封装件的一侧至封装件的另一侧的电连接。例如，如在下面更详细地说明的，在贯通孔和管芯周围形成模塑料。随后，可将诸如另一管芯、封装件、衬底等的另一器件附接至管芯和模塑料。贯通孔306提供另一器件和包括背侧RDL 308的封装件的背侧之间的电连接，而不必通过集成电路管芯200传输电信号。

例如，可通过在背侧RDL 308上方形成导电晶种层(未示出)来形成贯通孔306。在一些实施例中，晶种层为金属层，其可为单层或包含由不同材料形成的多个子层的复合层。晶种层可由铜、钛、镍、金或它们的组合等制成。在一些实施例中，晶种层包括钛层和钛层上方的铜层。例如，可使用物理汽相沉积(PVD)、CVD、原子层沉积(ALD)、它们的组合等形成晶种层。在一些实施例中，晶种层包括钛层和钛层上方的铜层。在可选的实施例中，晶种层为铜层。

可沉积并图案化诸如图案化得光刻胶层的掩模层，其中，掩模层中的开口暴露晶种层。例如，可使用无电镀工艺或电化学镀工艺利用导电材料填充开口，从而在晶种层上方创建金属部件。镀敷工艺可单方向填充图案化的光刻胶层中的开口(例如，从晶种层向上)。单方向填充可允许这种开口的更均匀的填充。可选地，可在图案化的光刻胶层中的开口的侧壁上形成另一晶种层，并且可多方向填充这种开口。金属部件可包括铜、铝、钨、镍、焊料或它们的合金。金属部件的顶视图形状可为矩形、正方形、圆形等。通过集成电路管芯200的厚度确定金属部件的高度，其中，在一些实施例中，金属部件的高度约等于管芯200的厚度。

接下来，例如，可在灰化和/或湿剥离工艺中去除掩模层。实施蚀刻步骤以去除晶种层的暴露的部分，其中，蚀刻可为各向异性蚀刻。另一方面，晶种层的与金属部件重叠的部分保持未被蚀刻。金属部件和晶种层的剩余的下面的部分形成TV 306。当晶种层由与相应的上面的金属部件类似或相同的材料形成时，可将晶种层与金属部件合并，并且在晶种层和金属部件之间没有可区分的界面。在一些实施例中，在晶种层和上面的金属部件之间存在可区分的界面。还可通过诸如铜引线接合工艺的引线接合工艺放置的金属引线柱(stud)实现TV 306。引线接合工艺的使用可消除对沉积晶种层、沉积和图案化掩模层的需求，并且镀敷以形成TV 306。

在一些实施例中，可在TV 306附近的背侧RDL 308上放置集成电路管芯200，放置在背侧RDL 308的与载体衬底300相对的侧部上。在一些实施例中，可通过诸如管芯附接膜(DAF)(未示出)的粘合层将集成电路管芯200附接至背侧RDL 308。粘合层的厚度可在从约5μm至约50μm的范围内，诸如约10μm。

参考图4，在TV 306和管芯200的顶部上方设置释放层400。如在下面更详细地描述的，将模制材料模制至管芯200和TV 306之间的空间中。释放层400用于将模制材料限制于TV 306和管芯200之间的间隙，并且用于确保模制材料不在TV 306和管芯200的顶面上方延伸。在一些实施例中，释放层400为柔韧的使得释放层400的不在管芯200或TV 306的正上方的部分可延伸至管芯200和TV 306之间的间隙中。在一些实施例中，释放层400为聚合物(诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等)。在一些实施例中，释放层400为聚合物干膜，并且可通过层压、粘合、下滚(rolling down)等设置在TV 306和管芯200上方。在被设置在管芯200和TV 306上方之后，可将力应用于释放层400的上表面以确保在释放层400和下面的TV 306或管芯200之间没有间隙。

参考图5，沿着管芯200和TV 306的侧壁模制模制材料500。模制材料500填充管芯200和TV 306之间的间隙，并且可与背侧RDL 308接触。模制材料500可包括模塑料、模制底部填充物、环氧树脂或树脂。鉴于由封装件的背侧和释放层400形成的阻挡件，从结构的侧面将模制材料500模制在结构上。在模制工艺之后，去除释放层400。例如，在释放层400包括聚合物干膜的情况下，可通过物理剥离层去除释放层400。图5中描述了所得到的结构。由于柔韧的释放层400，释放层400的部分在TV 306和管芯200的顶面下方延伸至TV 306和管芯200之间的间隙中，所以模制材料500的上表面可能不是平坦的，并且可遵循被去除的释放层400的底面的轮廓(参见图4)。

参考图6，在模制材料500、管芯200和TV 306上方形成介电层600。在一些实施例中，介电层600由聚合物形成，其可以是诸如聚苯并恶唑(PBO)、聚酰亚胺、苯并环丁烯(BCB)等的感光材料，并且可使用光来刻图案化介电层。可通过层压、CVD等或它们的组合形成介电层。在一些实施例中，介电层600可具有约5μm至约30μm的厚度A，诸如17μm。由于模制材料500、管芯200和TV 306的非平坦性质，所以当使用诸如共形沉积工艺的一些沉积技术时，介电层600的上表面可能具有高度的差异。例如，介电层600的上表面可具有位于管芯200和TV 306的顶部上方的一个或多个峰部，该峰部高于位于管芯200和TV 306之间的凹槽上方的一个或多个谷部。介电层600的上表面可改变距离B，该距离为介电层600的上表面的峰部和介电层600的上表面的谷部之间的垂直距离。在一些实施例中，距离B可为约1μm至约10μm，诸如6μm。

图7和图8描述了根据一些实施例的在介电层600上实施的两个曝光工艺。在一些实施例中，可能需要实施齐平(leveling)工艺以降低介电层600的上表面的高度的差异从而提供更平整的表面，可在该平整的表面上放置RDL和/或器件。还可能需要图案化介电层600以暴露接触衬垫102从而形成至接触衬垫102的电连接。在一些实施例中，可通过诸如图7和图8中描述的那些的两种曝光工艺实现暴露接触衬垫102和TV 306的齐平和图案化，随后实施显影工艺。

参考图7，在第一曝光工艺中，以定向(targeted)方式将光的第一曝光剂量700应用于介电层600的特定部分。在该第一曝光工艺中，目的是降低介电层600的上表面中的高度的差异。因此，光定向于介电层600的上表面高于介电层600的其他部分的那些部分，诸如介电层600的位于管芯200或TV 306上面的那些部分。

参考图8，在第二曝光工艺中，以定向方式将光的第二曝光剂量800应用于介电层600的特定部分。在该第二曝光工艺中，目的是图案化介电层600以暴露下面的接触衬垫和TV 306。因此，光定向于介电层600的位于接触衬垫102和TV 306上方的那些部分。

用于第二曝光工艺的第二曝光剂量通常高于用于第一曝光工艺的第一曝光剂量。在一些实施例中，在第二曝光工艺之前实施第一曝光工艺。在该情况下，例如，如果介电层600包括具有约17μm的厚度的PBO，则第一曝光剂量可为约100mJ/cm²至约500mJ/cm²，诸如约200mJ/cm²，并且第二曝光剂量可为约650mJ/cm²至约1100mJ/cm²，诸如约850mJ/cm²。可选地，可在第一曝光工艺之前实施第二曝光工艺。在该情况下，例如，如果介电层600包括具有约17μm的厚度的PBO，则第二曝光剂量可为约650mJ/cm²至约1100mJ/cm²，诸如约800mJ/cm²，并且第一曝光剂量可为约100mJ/cm²至约500mJ/cm²，诸如约200mJ/cm²。

参考图9A和图9B，示出分别用于第一曝光工艺和第二曝光工艺的两个示例性曝光掩模900和902。例如，可在介电层600上面放置诸如掩模900或902的掩模，并且可通过掩模中的开口将介电层600暴露于区域中的光，该区域暴露于光。由于光的选择性应用，在显影后，可根据掩模设计和光强度将介电层600图案化。

在一些实施例中，掩模900可适用于与上述第一曝光工艺一同使用。掩模900可具有多个较大的开口和多个较小的开口。掩模900中的开口的尺寸和掩模900中的开口的数量取决于下面的结构的设计。掩模900具有较大的开口和较小的开口，该较大的开口设计为放置在管芯200上面，该较小的开口设计为布置在TV 306上面。较大的开口的尺寸取决于管芯200的尺寸。较小的开口的尺寸取决于TV 306的尺寸。在一些实施例中，较小的开口可具有约20μm至约200μm的直径，诸如90μm。如上所述，在一些实施例中，当与第一曝光剂量的光一同使用时，掩模900可以有效地降低介电层600的顶面的高度的差异。

在一些实施例中，掩模902可适用于与上述第二曝光工艺一同使用。掩模900可以具有多个类似或相同尺寸的开口。掩模902中开口的尺寸可具有约5μm至约50μm的直径。掩模902中开口的数量取决于下面的结构和结构中的TV 306和接触衬垫102的数量。设计掩模902中的开口使得当在介电层600上面放置掩模902时，在电连接至TV 306或者接触衬垫102的期望的区域上面放置掩模902中的开口。在一些实施例中，当与第二曝光剂量一同使用时，掩模902可以有效地创建介电层600中的开口从而暴露接触衬垫102和TV306。

图10和图11描述了曝光剂量和膜厚度或损耗之间的关系，并且在一些实施例中，当介电层600包括PBO时可用于确定用于图案化介电层600的曝光工艺的期望的曝光剂量。图10描述了在通过将介电层600暴露于不同曝光剂量的光的显影之后产生的膜损耗。图11示出了在介电层600的暴露于不同曝光剂量的光的区域和未暴露于光的区域之间的显影之后产生的厚度差异。图11可用于确定用于与掩模900一同使用的最佳曝光剂量以补偿介电层600的上表面的高度的一些差异。例如，如果图6中的厚度B为约6μm，该厚度显示由模制材料500中的凹槽产生的介电层600中的凹槽的高度，则根据图11，200mJ/cm²的曝光剂量可补偿由介电层600下面的模制凹槽产生的介电层600的上表面的高度差异。

在一些实施例中，上述光刻加工可降低介电层600的上表面中的高度差异并且在介电层600中创建开口以暴露接触衬垫102和TV 306。产生的结构在图12中示出。与图6相比，在介电层600的光刻加工之前，作为未暴露的部分上的显影剂的结果，图12的介电层600的厚度降低。例如，在图12中，厚度C可为约3μm至约20μm，诸如7μm。介电层600的降低的厚度可实现介电层600中的开口的高宽比(开口高度除以开口直径)为约1至约2，诸如1.74。

本文描述的介电层600的光刻加工可提供加工介电层600的现有方法的高性价比替代方案。例如，在现有方法中，可以形成模制材料和TV，因此它们延伸至高于接触衬垫102的上表面。可实施一种或多种研磨步骤以减小TV和模制材料的高度使得它为平坦的并且与管芯中的接触衬垫在相同高度。还可实施一种或多种化学机械抛光(CMP)步骤。如上所述，通过使用一系列曝光步骤以及随后的显影步骤加工介电层，可避免或减少研磨和CMP步骤，使加工更简单并且性价比更高。附加地，可实现介电层600中的开口的优选高宽比以暴露下层金属接触件。

参考图13，在介电层600上方形成前侧RDL的一层或多层。前侧RDL提供允许不同于贯通孔306和/或接触衬垫102的图案的用于完整封装件的引脚输出接触图案，从而允许在贯通孔306和管芯200的放置中的更大灵活性。前侧RDL可用于提供至管芯200和/或至贯通孔306的外部电连接。前侧RDL还可用于将管芯200电耦合至通孔306，可将前侧RDL电耦合至一个或多个其他封装件、封装件衬底、组件等或它们的组合。前侧RDL可通过TV 306连接至背侧RDL，这提供封装件的前侧和背侧之间的连接。前侧RDL包括导线和通孔连接件，其中，通孔连接件将上面的线(例如，上面的导线)连接至下面的导电部件(例如，贯通孔306、接触衬垫102和/或导线)。前侧RDL的示例性层由图10中的RDL层1000示出。导线可沿着任何方向延伸，并且延伸进或出页面。可使用诸如上述那些的任何适当的工艺形成为与前侧RDL连接的前侧RDL 1000。

根据一些实施例，在最上部金属化图案上方形成凸块下金属化层(under bump metallization,UBM)1002并将其图案化，从而形成与最上部金属化层的电连接。凸块下金属化层1002提供电连接，在所述凸块下金属化层1002上可布置诸如焊料球/凸块、导电柱等的电连接件。在实施例中，凸块下金属化层1002包括扩散阻挡层、晶种层或它们的组合。扩散阻挡层可包括Ti、TiN、Ta、TaN或它们的组合。晶种层可包括铜或铜合金。然而，还可包括诸如镍、钯、银、金、铝、它们的组合的其他金属及它们的多层。在实施例中，使用溅射形成凸块下金属化层1002。在其他实施例中，可使用电镀。

根据一些实施例，在凸块下金属化层1002上方形成连接件1004。连接件1004可为焊料球、金属柱、可控塌陷芯片连接(C4)凸块、微凸块、无电镀镍钯浸金技术(ENEPIG)形成的凸块、它们的组合(例如，具有与其附接的焊料球的金属柱)等。连接件1004可包括诸如焊料、铜、铝、金、镍、银、钯、锡等或它们的组合的导电材料。在一些实施例中，作为实例，连接件1004包括共熔材料并且可包括焊料凸块或焊料球。例如，焊料材料可以是：铅基和无铅焊料，诸如用于铅基焊料的Pb-Sn组分；包括InSb的无铅焊料；锡、银和铜(SAC)组分；以及具有常用熔点并且在电应用中形成导电焊料连接的其他共熔材料。对于无铅焊料，可使用不同组分的SAC焊料，作为实例，诸如SAC 105(Sn 98.5％、Ag 1.0％、Cu 0.5％)、SAC 305和SAC 405。诸如焊料球的无铅连接件可由SnCu化合物形成而不使用银(Ag)。可选地，无铅焊料连接件可包括锡和银、Sn-Ag，而不使用铜。连接件1004可形成诸如球栅阵列(BGA)的栅格。在一些实施例中，可实施回流工艺，在一些实施例中给予连接件1004局部球面的形状。可选地，连接件1004可包括其他形状。例如，连接件1004还可包括非球形导电连接件。

在一些实施例中，连接件1004包括通过溅射、印刷、电镀、无电镀、CVD等形成的金属柱(诸如铜柱)，在该金属柱上具有或不具有焊料材料。金属柱可以没有焊料并且具有基本上垂直的侧壁或锥形侧壁。

可将一个或多个表面安装的器件1006附接至UBM 1002而不附接至连接件1004。表面安装的器件1006可包括适用于特定方法的任何表面安装的器件，并且可包括诸如分立器件(discrete device)、电阻器、电容器、晶体管、封装件等的有源或无源器件。

从图13能够看出，将载体衬底300从封装件中分离。还从封装件中去除释放层302，暴露背侧RDL 308。

与现有形成方法相比，图13描述了可简单地并且高性价比地形成的InFO封装件。本文描述的介电层600的光刻加工可提供加工介电层600的现有方法的高性价比替代方案。例如，在现有方法中，可形成模制材料和TV使得它们延伸至高于接触衬垫102。可实施一种或多种研磨步骤以减小TV和模制材料的高度使其为平坦的并且在与管芯中的接触衬垫相同的高度处。还可实施一种或多种化学机械抛光(CMP)步骤。如上所述，通过使用一系列曝光步骤以及随后的显影来加工介电层，可避免或减少研磨和CMP步骤，使加工更简单并且性价比更高。附加地，可获得介电层600中的开口的优选高宽比。

上面示出的实施例使用两种曝光工艺以降低介电层的上表面的高度的差异。其他实施例是可能的。例如，更多或更少的曝光工艺是可能的。

在一些实施例中，提供了制造半导体器件的方法。方法包括在衬底上形成贯通孔，贯通孔延伸通过模制材料。在贯通孔和模制材料上方沉积介电层。在第一曝光剂量下，在介电层的第一区域上实施第一曝光工艺。在第二曝光剂量下，在介电层的第二区域上实施第二曝光工艺，介电层的第一区域的一部分与介电层的第二区域重叠。显影介电层。

在一些实施例中，提供了制造半导体器件的方法。方法包括在衬底上形成贯通孔。沿着贯通孔的侧壁应用模制材料。在贯通孔和模制材料上方沉积感光层。感光层具有感光层的第一上表面，感光层的第一上表面具有在感光层的第一上表面的第一峰部和感光层的第一上表面的第一谷部之间的第一差异。在贯通孔上方设置第一峰部并在模制材料上方设置第一谷部。在第一曝光剂量下，在感光层上实施第一光刻工艺。在第二曝光剂量下，在感光层上实施第二光刻工艺。第二曝光剂量不同于第一曝光剂量。将感光层显影。在显影之后，第一峰部降低从而使得显影之后的第一峰部和显影之后的第一谷部之间的第二差异小于所述第一差异，并且感光层具有暴露贯通孔的开口。

在一些实施例中，提供了半导体器件。半导体器件包括具有接触衬垫和第一贯通孔的管芯。模制材料插入管芯和第一贯通孔之间，模制材料沿着管芯和贯通孔的侧壁延伸。在第一贯通孔和管芯上方设置介电层。介电层的一部分在第一贯通孔和管芯的顶面下面延伸。介电层的上表面的高度差异小于介电层的底面的高度的差异。介电层具有在第一贯通孔上方的第一开口和在接触衬垫上方的第二开口。

本发明的实施例提供了一种形成半导体器件的方法，所述方法包括：在衬底上形成贯通孔，所述贯通孔延伸穿过模制材料；在所述贯通孔和所述模制材料上方沉积介电层；在第一曝光剂量下，在所述介电层的第一区域上实施第一曝光工艺；在第二曝光剂量下，在所述介电层的第二区域上实施第二曝光工艺，其中，所述介电层的所述第二区域的一部分与所述介电层的所述第一区域的一部分重叠；以及显影所述介电层。

根据本发明的一个实施例，其中，所述第一曝光剂量低于所述第二曝光剂量，并且在所述第二曝光工艺之前实施所述第一曝光工艺。

根据本发明的一个实施例，其中，所述第一曝光剂量为100mJ/cm²至500mJ/cm²，并且所述第二曝光剂量为650mJ/cm²至1100mJ/cm²。

根据本发明的一个实施例，其中，所述第一曝光剂量高于所述第二曝光剂量，并且在所述第二曝光工艺之前实施所述第一曝光工艺。

根据本发明的一个实施例，其中，所述第一曝光剂量为650mJ/cm²至1100mJ/cm²，并且所述第二曝光剂量为100mJ/cm²至500mJ/cm²。

根据本发明的一个实施例，方法还包括：在所述衬底上放置管芯，所述模制材料沿着所述管芯的侧壁延伸；其中，所述介电层的所述第一区域包括位于所述管芯上面的部分。

根据本发明的一个实施例，方法还包括在所述模制材料上方形成再分布线，并且所述再分布线通过所述介电层中的开口电连接至所述贯通孔。

根据本发明的一个实施例，其中，所述介电层的所述第二区域的与所述介电层的所述第一区域的部分重叠的部分位于所述贯通孔上面。

根据本发明的一个实施例，其中，所述介电层的所述第一区域小于所述介电层的所述第二区域，并且所述介电层的所述第二区域包括所述介电层的所述第一区域。

根据本发明的一个实施例，其中：在沉积所述介电层之后，所述介电层具有第一上表面，所述第一上表面具有在所述贯通孔上方设置的第一部分和在所述模制材料上方设置的第二部分之间的高度的第一差异；以及在显影所述介电层之后，所述介电层具有第二上表面，所述第二上表面具有在所述第一部分和所述第二部分之间的高度的第二差异，所述第一差异大于所述第二差异。

本发明的实施例还提供了一种形成半导体的方法，所述方法包括：在衬底上形成贯通孔；沿着所述贯通孔的侧壁应用模制材料；在所述贯通孔和所述模制材料上方沉积感光层，所述感光层具有所述感光层的第一上表面，所述第一上表面具有在所述感光层的所述第一上表面的第一峰部和所述感光层的所述第一上表面的第一谷部之间的第一差异，所述第一峰部设置在所述贯通孔上方，并且所述第一谷部设置在所述模制材料上方；在第一曝光剂量下，在所述感光层上实施第一曝光工艺；在第二曝光剂量下，在所述感光层上实施第二曝光工艺，其中，所述第二曝光剂量不同于所述第一曝光剂量；以及显影所述感光层，其中，在所述显影之后，所述第一峰部降低，从而使得所述显影之后的所述第一峰部和所述显影之后的所述第一谷部之间的第二差异小于所述第一差异，并且所述感光层具有暴露所述贯通孔的开口。

根据本发明的一个实施例，其中：所述第一曝光剂量低于所述第二曝光剂量，并且在所述第二曝光工艺之前实施所述第一曝光工艺；或者所述第一曝光剂量高于所述第二曝光剂量，并且在所述第二曝光工艺之前实施所述第一曝光工艺。

根据本发明的一个实施例，方法还包括：在所述衬底上放置管芯，将所述模制材料插入所述管芯和所述贯通孔之间；其中，在所述感光层上实施所述第一曝光工艺包括暴露所述感光层的位于所述管芯上面的部分，其中，所述部分的周边和所述管芯的周边为相同的形状。

根据本发明的一个实施例，其中，所述第一曝光工艺使用具有第一开口的第一掩模，所述第一开口暴露位于多个接触衬垫上面的所述感光层，并且所述第二曝光工艺使用具有多个第二开口的第二掩模，所述第二开口的每一个都对应于所述多个接触衬垫的相应的一个。

根据本发明的一个实施例，其中，所述感光层包括聚苯并恶唑、聚酰亚胺或苯并环丁烯。

本发明的实施例还提供了一种半导体器件，包括：具有接触衬垫的管芯；第一贯通孔；插入所述管芯和所述第一贯通孔之间的模制材料，所述模制材料沿着所述管芯和所述第一贯通孔的侧壁延伸；设置在所述第一贯通孔和所述管芯上方的介电层，所述介电层的一部分延伸至所述第一贯通孔和所述管芯的顶面下方，其中，所述介电层的上表面的高度的差异小于所述介电层的底面的高度的差异；所述介电层中的位于所述第一贯通孔上方的第一开口；以及所述介电层中的位于所述接触衬垫上方的第二开口。

根据本发明的一个实施例，半导体器件还包括位于所述模制材料上方的再分布线，并且所述再分布线通过所述介电层中的所述第一开口电连接至所述第一贯通孔。

根据本发明的一个实施例，其中，所述第一开口或所述第二开口的高宽比大于或等于1.7。

根据本发明的一个实施例，半导体器件还包括设置在所述介电层上方的分立器件。

根据本发明的一个实施例，半导体器件还包括邻近所述第一贯通孔的第二贯通孔，所述介电层设置在所述第二贯通孔上方，所述介电层的一部分延伸至所述第二贯通孔的顶面下方并且延伸至所述第二贯通孔和所述第一贯通孔之间的凹槽中。

上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的实施例。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。