半导体结构的形成方法与流程

1.本发明涉及一种包含掺杂步骤的半导体制作工艺。特别是，本发明涉及一种在修补半导体掺杂制作工艺所产生的缺陷的方法，而防止外延材料差排(dislocation)的产生。


背景技术：

2.现有的半导体制作工艺中经常使用掺杂技术来注入所需的掺质。虽然在材料中注入所需的掺质，可以得到调整半导体元件电性的好处，但是注入步骤为材料带来的损伤，往往同时又使得元件变得更加敏感。为了解决此一难题，本领域遂渐发展出了精确的损伤工程。此种增强非晶化(amorphization)技术，以注入加强了非晶化现象，其后能够减低退火后残余损伤。一种惯用的方法称为预非晶化掺杂步骤(pre-amorphization implant，pai)，而可以在靶材上形成一特定的非晶化区域。
3.但是预非晶化掺杂步骤仍然有其缺点。例如，预非晶化掺杂步骤虽然可以在靶材上形成一特定的非晶化区域，但是经过预非晶化掺杂步骤后，外延材料的晶格也可能会遭到影响，例如产生不希望的差排(dislocation)。而差排的缺陷又可能会造成结漏电流。另外，在后续的快速热处理时，原先特别储存在外延材料中的应力也可能会被缓解。


技术实现要素：

4.本发明提供一种半导体结构的形成方法，包含提供一基底，在该基底上形成一栅极结构，且在栅极结构两旁的该基底中分别形成一外延层，对该基底进行一预非晶化掺杂步骤，其中在该预非晶化掺杂步骤后，在该外延层中产生一缺陷，形成一外间隙壁于该栅极结构旁，以及进行一化学清洗步骤，以去除一部分的该外延层，并且去除该外延层中的该缺陷。
5.本发明于是提出一种新颖的半导体制作工艺。本发明新颖的半导体制作工艺，包含一种修补掺杂步骤产生的缺陷的方法。本发明新颖的半导体制作工艺，虽然仍然进行掺杂步骤，但是可以防止外延应力材料在掺杂步骤后产生差排的缺点，并预防差排、结漏电流与外延材料中应力缓解等等问题的发生，进而得到所得半导体元件较佳的可靠度与元件速度。
附图说明
6.图1至图7为本发明一实施例的制作半导体结构的方法的示意图。
7.主要元件符号说明
8.101:基材
9.102:浅沟槽隔离
10.103:区域
11.105:非晶化区域(缺陷)
12.110:栅极结构
13.111:栅极介电层
14.112:高介电常数层
15.113:阻障层
16.114:栅极材料层
17.115:硬掩模
18.116:内间隙壁
19.118:介电层
20.120:硅锗层
21.121:凹穴
22.122:外延层
23.130:外间隙壁
24.132:下凹顶面
25.140:源/漏极区
26.p1:预非晶化掺杂步骤
27.p2:低温加热制作工艺
28.p3:清洗步骤
29.p4:步骤(源/漏极掺杂步骤以及退火步骤)
具体实施方式
30.为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
31.为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
32.图1至图7绘示本发明一实施例的制作半导体结构的方法。本发明的主要特征在于提供一种修补预非晶化掺杂步骤中产生的缺陷的方法。
33.首先，如图1所示，首先提供一基材101。基材101可以是一种半导体基材，例如硅。另外，在基材101之中，则预先形成有用作为电性隔离用的数个浅沟槽隔离102。形成浅沟槽隔离102的步骤，可以参考如下的方法。首先，使用硬掩模(图未示)在基材101中蚀刻出多个用来形成浅沟槽隔离的沟槽(图未示)。其中，基材101的区域103可以是用作pmos之用或是用作nmos之用。随后，将绝缘材料(图未示)填入先前所形成的沟槽(图未示)中，并于平坦化移除硬掩模(图未示)与移除多余的绝缘材料(图未示)而得到浅沟槽隔离102。
34.还有，在基材101上则可以另外形成有栅极结构110。而且此栅极结构110的底部，可以是一层复合结构。例如，复合结构包含栅极介电层111、视情况需要的高介电常数层112与阻障层113。栅极结构110之中则是一层栅极材料层114，其上则为一层硬掩模115所覆盖。其中，栅极介电层111直接接触基材101，而作为栅极结构110与基材101的电绝缘之用。如果栅极结构110是硅栅极时，栅极介电层111可以包含硅的化合物，例如氧化硅、氮氧化硅、氮化硅或上述者的组合。而如果栅极结构110是金属栅极时，栅极介电层111则可以包含氧化
物，例如二氧化硅。视情况需要的高介电常数层112可包含高介电常数的材料，例如可选自氧化铪(hafnium oxide，hfo2)、硅酸铪氧化合物(hafnium silicon oxide，hfsio4)、硅酸铪氮氧化合物(hafnium silicon oxynitride，hfsion)、氧化铝(aluminum oxide，al2o3)、氧化镧(lanthanum oxide，la2o3)、氧化钽(tantalum oxide，ta2o5)、氧化钇(yttrium oxide，y2o3)、氧化锆(zirconium oxide，zro2)、钛酸锶(strontium titanate oxide，srtio3)、硅酸锆氧化合物(zirconium silicon oxide，zrsio4)、锆酸铪(hafnium zirconium oxide，hfzro4)、锶铋钽氧化物(strontium bismuth tantalate,srbi2ta2o9,sbt)、锆钛酸铅(lead zirconate titanate,pbzr
x
ti
1-x
o3,pzt)与钛酸钡锶(barium strontium titanate,ba
x
sr
1-x
tio3,bst)所组成的群组。阻障层113则作为隔离栅极材料层114与底部之用，其可以包含金属化合物，例如氮化钛。
35.再者，目前的栅极材料层114可以是形成一虚置栅极(dummy gate)，而在之后被一种金属材料所取代而形成金属栅极(图未示)。此时，栅极材料层114可以是一种未掺杂的多晶硅或掺杂的多晶硅，而形成硅栅极。硬掩模层115可以是含硅的硬掩模材料。
36.栅极结构110另外还可以有位于内部的内间隙壁116，与位于外部的外间隙壁(图未示)。内间隙壁116例如是使用热氧化法，在栅极结构110侧壁上生成氧化硅，并可同时修补蚀刻栅极介电层111、高介电常数层112、阻障层113、栅极材料层114、与硬掩模层115等多层材料。另外，在内间隙壁116形成后，通常还可以进行浅掺杂漏极(ldd)(图未示)的注入步骤。
37.其次，如图2所示，在基材101中形成一嵌入式半导体外延层，亦即嵌入硅锗层120。基材101包含至少一凹穴121，外延层(硅锗)122则填满凹穴121而成为嵌入硅锗层120。形成嵌入硅锗层120的方法可以参考以下的范例。首先，通过内间隙壁116与硬掩模层115的遮蔽来单次或多次蚀刻暴露出的基材101以形成凹穴121，且此凹穴121可具有特殊的立体形状。例如，凹穴121会横向延伸，而部分地占据位于栅极结构110下方的栅极通道104。视情况需要，凹穴121可以是在蚀刻得到内间隙壁116的相同步骤中形成。接下来在完成清洗制作工艺之后，就可以使用外延的方式，将外延层122填满凹穴121中而得到嵌入硅锗层120。
38.再来，如图3所示，可以对于嵌入硅锗层120进行预非晶化掺杂步骤p1，而形成一非晶化区域105。在本实施例中，可以使用砷元素来进行此预非晶化掺杂步骤。预非晶化制作工艺(pai)可为一直角或斜角(angled)之pai制作工艺，以于栅极结构110两侧的嵌入硅锗层120内形成一非晶化区域105。然而，申请人发现，以砷元素进行掺杂步骤时，容易产生缺陷。详细而言，预非晶化掺杂步骤p1会因掺杂质撞击硅晶格而产生可观的空隙缺陷(interstitial defects)。
39.如前所述，一般预非晶化掺杂步骤p1可以破坏嵌入硅锗层120之中部分的外延结构，产生非晶化区域105。本发明的目的之一，在于修补该些非晶化区域105。如此一来，即可以有效避免目前预非晶化掺杂步骤的缺点，例如，差排(dislocation)可能会沿着非晶化区域105产生，因此若能修补非晶化区域105所带来的缺陷，即可减少差排的产生。在本发明一较佳实施例中，可以对于硅锗外延材料120进行深度不同的预非晶化掺杂步骤，使得硅锗外延材料120中的不同区域，得以被选择性非晶化掺杂。例如本实施例中，非晶化区域105主要分布在外延层122的顶部区域。
40.接下来的步骤中，如图4所示，在内间隙壁116外均匀的覆盖一层介电层118，例如
氧化硅。本实施例中，介电层118的沉积厚度约在740埃以上，但不限于此。值得注意的是，在覆盖介电层118之后，额外进行一低温加热制作工艺p2，此低温加热步骤p2的温度大约在摄氏500度至摄氏600度，时间约为10分钟。此处的低温加热制作工艺p2目的在于修补上述非晶化区域105的缺陷。根据申请人的实验，在低温(摄氏500度至摄氏600度左右)下加热较长时间，有助于修补非晶化区域105，尤其是非晶化区域105靠近下半部的区域，因为非晶化的程度较低，因此修补的效果更加明显。在图4中，绘示出非晶化区域105的深度变浅，以表示非晶化区域105受到一部分的修补。
41.然后如图5所示，进行一蚀刻步骤，移除部分的介电层118，剩余的材料层成为外间隙壁130。外间隙壁130可以是单层或是复合层，本发明不限于此。
42.继续，如图6所示，在外间隙壁130完成后，后续预定要在外延层122内形成源极/漏极区。然而，在一些实施例中，上述低温加热制作工艺p2并未能完整地修补非晶化区域105的缺陷，根据申请人的实验，即使延长加热的时间、或是提高加热温度，对于非晶化区域105的修补效果仍有限。在观察结果中发现虽然非晶化区域105的深度变浅，但可能仍有一部分的非晶化区域105残存在外延层122的表面区域。后续步骤中若直接对外延层122进行离子掺杂以形成源极/漏极，此处的非晶化区域105可能会造成不良影响(例如提高差排的发生机率)。因此本实施例中，在形成源极/漏极区域之前，额外进行一清洗步骤p3。此处的清洗步骤p3例如为一标准清洗步骤sc-1(或称为apm清洗)，包含氨水、双氧水与纯水的混和溶液在约摄氏70度之下进行清洗，而本实施例中清洗的时间约为120秒。根据申请人的实验结果，此处的清洗步骤p3不但可以去除芯片表面的杂质，也可以一并去除一部分外延层122的表面，造成外延层122的表面产生一下凹顶面132。在形成下凹顶面132的同时，也会一并将上述残存的非晶化区域105也一并移除。
43.再来，如图7所示，进行一源/漏极掺杂步骤以及一退火步骤(图7中以步骤p4表示源/漏极掺杂步骤以及一退火步骤)，以在外延层122的顶部区域形成一源/漏极区140。源/漏极掺杂步骤可以根据晶体管的型态(n型或p型)来掺杂不同的离子，退火步骤可以是现有的源极/漏极退火步骤，其用以活化先前注入的掺质。随后，即可以再进行其他后续必要的半导体步骤，例如将栅极材料层114以适当的金属材料所取代而形成金属栅极、金属硅化物形成步骤、接触洞形成步骤、或是接触插塞形成步骤
…
等等。此等后续必要的流程为本技术人士所知晓，因故不在多加赘述。
44.综合以上说明书与附图，本发明提供一种半导体结构的形成方法，包含提供一基底101，在基底101上形成一栅极结构110，且在栅极结构110两旁的基底101中分别形成一外延层122，对基底101进行一预非晶化掺杂步骤p1，其中在预非晶化掺杂步骤p1后，在外延层122中产生一缺陷105，形成一外间隙壁130于栅极结构110旁，以及进行一化学清洗步骤p3，以去除一部分的外延层122，并且去除外延层122中的缺陷105。
45.在本发明的一些实施例中，其中缺陷105位于外延层122的一顶部区域。
46.在本发明的一些实施例中，其中形成外间隙壁130的方法包含:覆盖一介电层118于栅极结构110以及外延层122上，对介电层进行一低温加热步骤p2，以及进行一蚀刻步骤，以去除部分介电层118，其中在蚀刻步骤之后，所剩余的介电层定义为外间隙壁130。
47.在本发明的一些实施例中，其中低温加热步骤p2的温度介于摄氏500度至600度。
48.在本发明的一些实施例中，其中在低温加热步骤p2的过程中，部分修复外延层122
中的缺陷。
49.在本发明的一些实施例中，其中介电层118的厚度在740埃以上。
50.在本发明的一些实施例中，其中预非晶化掺杂步骤p1包含掺杂砷离子。
51.在本发明的一些实施例中，其中在形成外间隙壁130之前，还包含形成一内间隙壁116，其中内间隙壁116位于栅极结构110的一侧壁与外间隙壁之间。
52.在本发明的一些实施例中，其中化学清洗步骤p3包含有一标准清洗步骤sc-1(apm清洗)。
53.本发明于是提出一种新颖的半导体制作工艺。本发明新颖的半导体制作工艺，包含一种修补掺杂步骤产生的缺陷的方法。本发明新颖的半导体制作工艺，虽然仍然进行掺杂步骤，但是可以防止外延应力材料在掺杂步骤后产生差排的缺点，并预防差排、结漏电流与外延材料中应力缓解等等问题的发生，进而得到所得半导体元件较佳的可靠度与元件速度。
54.以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。