场效应晶体管的制作方法

场效应晶体管
1.本技术是申请日为2015年3月25日、发明名称为“场效应晶体管、场效应晶体管制造方法和射频器件”的申请号为201580000970.4的专利申请的分案申请。
2.申请号为201910332289.x的专利申请是申请日为2015年3月25日、发明名称为“场效应晶体管、场效应晶体管制造方法和射频器件”的申请号为201580000970.4的专利申请的分案申请。
技术领域
3.本发明涉及适合于例如(但不限于)射频器件中的开关元件的场效应晶体管(fet：field-effect transistor)、该场效应晶体管的制造方法、以及包括该场效应晶体管的射频器件。


背景技术：

4.被构造成开启和关闭射频(rf：radio frequency)的射频开关(rf-sw： radio-frequency switch)被用于诸如移动电话等便携式通信终端的前端。在这样的射频开关中，一个重要的特性是从该射频开关内通过的射频具有低损耗。为了这样的低损耗，重要的是：需要减小fet在接通状态下的电阻(接通电阻)或该fet在断开状态下的电容(断开电容)，也就是说，需要减小接通电阻和断开电容的乘积(ron
×
coff)。
5.所述断开电容包括：在例如(但不限于)扩散层和基板中生成的分量(内部(intrinsic)分量)；以及在例如(但不限于)栅极电极、接触插塞和所述接触插塞上的布线线路中生成的分量(外部(extrinsic)分量)。例如，在超小型mosfet的领域中，已经提议了在栅极电极周围设有空气间隙以减小该栅极电极与接触插塞之间的寄生电容，由此减小外部分量(例如，请参考专利文献1)。
6.引用列表
7.专利文献
8.专利文献1：日本未经审查的专利申请公开第2002-359369号


技术实现要素：

9.在专利文献1所示的构造中，难以充分地减小栅极电极与位于接触插塞上的布线线路之间的寄生电容、在位于接触插塞上的布线线路之间生成的电容(布线间电容)、或者任何其他的电容，因此仍然还有改进的空间。
10.期望的是，提供一种使得能够减小断开电容中的外部分量的场效应晶体管、该场效应晶体管的制造方法和包括该场效应晶体管的射频器件。
11.根据本发明一个实施例的场效应晶体管包括下列部件(a)到(e)：
12.(a)栅极电极；
13.(b)半导体层，它具有把所述栅极电极夹在中间的源极区域和漏极区域；
14.(c)接触插塞，它们被设置在所述源极区域和所述漏极区域上；
15.(d)第一金属部，它们分别被堆叠在所述接触插塞上；以及
16.(e)低介电常数区域，它在所述半导体层的面内方向上被设置在位于所述第一金属部之间的区域中、且在堆叠方向上至少被设置在位于所述第一金属部的底面下方的第一区域中。
17.在根据本发明上述实施例的场效应晶体管中，在所述半导体层的面内方向上位于所述第一金属部之间的区域中，所述低介电常数区域在堆叠方向上至少被设置在位于所述第一金属部的底面下方的第一区域中。这使得能够减小所述栅极电极与所述接触插塞之间的寄生电容、或所述栅极电极与所述第一金属部之间的寄生电容，由此减小断开电容的外部分量。
18.根据本发明一个实施例的射频器件设置有场效应晶体管，且所述场效应晶体管包括下列部件(a)到(e)：
19.(a)栅极电极；
20.(b)半导体层，它具有把所述栅极电极夹在中间的源极区域和漏极区域；
21.(c)接触插塞，它们被设置于所述源极区域和所述漏极区域上；
22.(d)第一金属部，它们分别被堆叠在所述接触插塞上；以及
23.(e)低介电常数区域，它在所述半导体层的面内方向上被设置在位于所述第一金属部之间的区域中、且在堆叠方向上至少被设置在位于所述第一金属部的底面下方的第一区域中。
24.根据本发明一个实施例的场效应晶体管制造方法包括下列的步骤(a) 到(e)：
25.(a)在半导体层的顶面侧上形成栅极电极；
26.(b)在所述半导体层中形成把所述栅极电极夹在中间的源极区域和漏极区域；
27.(c)在所述源极区域和所述漏极区域上设置接触插塞；
28.(d)在所述接触插塞上堆叠第一金属部；以及
29.(e)在所述半导体层的面内方向上位于所述第一金属部之间的区域中、且在堆叠方向上至少在位于所述第一金属部的底面下方的第一区域中设置低介电常数区域。
30.在根据本发明上述实施例的场效应晶体管、根据本发明上述实施例的射频器件和根据本发明上述实施例的场效应晶体管制造方法中，在所述半导体层的面内方向上位于所述第一金属部之间的区域中，所述低介电常数区域在堆叠方向上至少被设置在所述第一金属部的底面下方的第一区域中，这使得能够减小断开电容的外部分量。
31.需要注意的是，本发明的各实施例的效果不局限于这里所说明的效果，而是可以包括在本发明中所说明的任何效果。
附图说明
32.图1是图示了包括根据本发明第一实施例的场效应晶体管的射频开关的示例的图。
33.图2是图示了具有图1中所示的射频开关的基本构造的spst开关的图。
34.图3是图2中所示的spst开关的等效电路图。
35.图4是图3中所示的spst开关在接通状态下的等效电路图。
36.图5是图3中所示的spst开关在断开状态下的等效电路图。
37.图6是图示了根据本发明第一实施例的场效应晶体管的全体构造的平面图。
38.图7是沿着图6中的线vii-vii所截取的截面图。
39.图8是图示了典型的场效应晶体管中的断开电容的各分量的图。
40.图9是图示了图7中所示的低介电常数区域的变形例1的截面图。
41.图10是图示了图7中所示的低介电常数区域的变形例2的截面图。
42.图11是图示了根据参照例1的场效应晶体管的构造的截面图。
43.图12是图示了对图7所示的实施例、图10所示的变形例2及图11 所示的参照例1中的低介电常数区域的宽度与电容的外部分量之间的关系进行测量时的模拟结果的图。
44.图13是图示了图7中所示的场效应晶体管及低介电常数区域与多层布线部之间的位置关系的截面图。
45.图14是图示了图7中所示的场效应晶体管及低介电常数区域与栅极接触部之间的位置关系的平面图。
46.图15是沿着图14中的线xv-xv所截取的截面图。
47.图16是沿着图14中的线xvia-xvib所截取的截面图。
48.图17是沿着图14中的线xviib-xviic所截取的截面图。
49.图18是沿着图14中的线xviiic-xviiid所截取的截面图。
50.图19是按照工艺的顺序而图示了图7中所示的场效应晶体管的制造方法的截面图。
51.图20是图示了在图19之后的工艺的截面图。
52.图21是图示了在图20之后的工艺的截面图。
53.图22是图示了在图21之后的工艺的截面图。
54.图23是图示了在图22之后的工艺的截面图。
55.图24是图示了在图23之后的过程的截面图。
56.图25是图示了在图24之后的工艺的截面图。
57.图26是图示了在图25之后的工艺的截面图。
58.图27是图示了在图26之后的工艺的截面图。
59.图28是图示了在图27之后的工艺的截面图。
60.图29是图示了在图28之后的工艺的截面图。
61.图30是图示了在图29之后的工艺的截面图。
62.图31是图示了在图30之后的工艺的截面图。
63.图32是图示了根据本发明第二实施例的场效应晶体管的构造的截面图。
64.图33是图示了根据本发明第三实施例的场效应晶体管的构造的截面图。
65.图34是图示了根据本发明第四实施例的场效应晶体管的构造的截面图。
66.图35是图示了根据本发明第五实施例的场效应晶体管的构造的平面图。
67.图36是沿着图35中的线xxxvi-xxxvi所截取的截面图。
68.图37是沿着图35中的线xxxvii-xxxvii所截取的截面图。
69.图38是按照工艺的顺序而图示了图35中所示的场效应晶体管的制造方法的平面图。
70.图39是沿着图38中的线xxxix-xxxix所截取的截面图。
71.图40是图示了在图38之后的工艺的平面图。
72.图41是沿着图40中的线xxxxi-xxxxi所截取的截面图。
73.图42是沿着图40中的线xxxxii-xxxxii所截取的截面图。
74.图43是图示了根据本发明第六实施例的场效应晶体管的构造的平面图。
75.图44是图示了无线电通信单元的示例的框图。
具体实施方式
76.下面，将参照附图详细地说明本发明的一些实施例。需要注意的是，将按照下列顺序给出说明。
77.1.第一实施例(射频开关和场效应晶体管；在本实例中，低介电常数区域在堆叠方向上被设置在位于第一金属部的底面下方的第一区域、位于第一金属部的底面与第一金属部的顶面之间的第二区域、以及位于第一金属部的顶面上方的第三区域中)
78.2.第二实施例(场效应晶体管；在本实例中，第二金属部被堆叠于第一金属部上，且低介电常数区域被设置成在第二金属部之间延伸)
79.3.第三实施例(场效应晶体管；在本实例中，低介电常数区域被设置成使得它的宽度大于其中栅极电极的表面被第一绝缘膜和第二绝缘膜覆盖着的区域的宽度)
80.4.第四实施例(场效应晶体管；在本实例中，低介电常数区域中的第一区域和第二区域被第五绝缘膜填充，且低介电常数区域中的第三区域具有空气间隙)
81.5.第五实施例(场效应晶体管；在本实例中，低介电常数区域沿着与栅极电极交叉的方向而被设置着)
82.6.第六实施例(场效应晶体管；在本实例中，低介电常数区域被设置于栅极电极的指状部上和连结部的至少一部分上)
83.7.应用例(无线电通信单元)
84.第一实施例
85.图1图示了包括根据本发明第一实施例的场效应晶体管的射频开关的构造。射频开关1可以被用于诸如移动电话等便携式信息终端的前端，且可以根据输入/输出端口的数量而使用诸如图2中所示的spst(单刀单通：singlepolesinglethrough)、spdt(单刀双通：singlepoledoublethrough)、sp3t(单刀三通)和spnt(其中n是实数)等各种构造。图1图示了sp10t开关的示例。sp10t开关可以包括十个触点和被耦合至天线ant的一个刀极(pole)。射频开关1可以具有各种构造，这些构造中的任一者都是通过具有图2中所示的基本电路构造的spst开关的组合而构成的。
86.图3图示了图2中所示的spst开关1a的等效电路。spst开关1a例如可以包括第一端口port1、第二端口port2、第一开关元件fet1和第二开关元件fet2。第一端口port1被连接至天线ant。第一开关元件fet1被连接于第一端口port1与接地之间。第二开关元件fet2被连接于第一端口port1与第二端口port2之间。
87.在spst开关1a中，接通/断开控制是通过分别经由电阻器向第一开关元件fet1的栅极施加控制电压vc1和向第二开关元件fet2的栅极施加控制电压vc2来实施的。在接通状态下，如图4所示，第二开关元件fet2处于传导状态，且第一开关元件fet1处于非传导状态。在断开状态下，如图5所示，第一开关元件fet1处于传导状态，且第二开关元件fet2处于非
传导状态。
88.第一开关元件fet1和第二开关元件fet2的接通电阻及断开电容是分别由利用fet的每单位长度的值ron[ωmm]和coff[ff/mm]及栅极宽度 wg1[mm]和wg2[mm]而求出的ron/wg1和ron/wg2及coff
×
wg1和 coff
×
wg2来表示的。接通电阻与栅极宽度wg1、wg2成反比，且断开电容与栅极宽度wg1、wg2成正比。
[0089]
接通电阻及断开电容的另一个特性是：由接通电阻引起的损耗不依赖于频率，然而断开电容损耗则随着频率的增大而增加。当为了降低损耗而增大栅极宽度wg时，造成了由输入电容引起的射频损耗。因为这个原因，在使用最大可能的栅极宽度wg以便降低损耗时，重要的是需要使每单位长度的值ron和coff两者都减小，即，需要使ron
×
coff(乘积)最小。
[0090]
图6是图示了根据本发明第一实施例的场效应晶体管的全体构造的平面图。场效应晶体管10是用于射频器件中的场效应晶体管，其被用来构造出图3中所示的spst开关1a中的第一开关元件fet1或第二开关元件fet2，并且场效应晶体管10包括栅极电极20、源极电极30s和漏极电极30d。
[0091]
栅极电极20可以具有如下的多指结构：其包括沿着同一方向(例如， y方向)延伸的多个指状部21，且包括被构造成将所述多个指状部21 相互连结起来的连结部(栅极沿途布线)22。需要注意的是，为了实现损耗的降低，用于射频开关1中的场效应晶体管10的栅极宽度wg远远大于用于例如(但不限于)逻辑电路中的场效应晶体管的栅极宽度，且可以是几百微米～几毫米。指状部21的长度(指长)l21可以是例如几十微米。连结部22被连接至栅极接触部(图6中没有图示，请参考图14)。在图6中，栅极电极20被绘制为斜阴影线部分。
[0092]
需要注意的是，在下面的说明和附图中，栅极电极20的指状部21 的长度方向是y方向，连结部22的长度方向是x方向，且与这两个方向正交的方向(堆叠方向)是z方向。
[0093]
与栅极电极20一样地，源极电极30s可以包括：沿着同一方向(例如，y方向)延伸的多个指状部31s；和被构造成将所述多个指状部31s 相互连结起来的连结部(源极沿途布线)32s。连结部32s被连接至源极接触部(未图示)。
[0094]
与栅极电极20一样地，漏极电极30d可以包括：沿着同一方向(例如，y方向)延伸的多个指状部31d；和被构造成将所述多个指状部31d 相互连结起来的连结部(漏极沿途布线)32d。连结部32d被连接至漏极接触部(未图示)。
[0095]
源极电极30s的指状部31s与漏极电极30d的指状部31d交替地被设置于栅极电极20的指状部21之间的间隙中。栅极电极20的指状部21、源极电极30s的指状部31s和漏极电极30d的指状部31d被设置于有源区域aa内。栅极电极20的连结部22、源极电极30s的连结部32s和漏极电极30d的连结部32d被设置在有源区域aa外侧的元件隔离区域 ab(图6中没有图示，请参考图14)中。
[0096]
图7图示了沿着图6中的线vii-vii所截取的截面构造，且图示了栅极电极20的一个指状部21以及被设置于所述一个指状部21的两侧处的源极电极30s的一个指状部31s和漏极电极30d的一个指状部31d。这个场效应晶体管10包括前述的栅极电极20、半导体层50、接触插塞60s 和60d、第一金属部m1、以及低介电常数区域70。
[0097]
栅极电极20可以被设置于半导体层50上，且栅极氧化物膜23介于栅极电极20与半导体层50之间。栅极电极20可以具有例如150nm以上且200nm以下的厚度，并且可以由例如
多晶硅制成。栅极氧化物膜 23可以具有例如大约5nm以上且大约10nm以下的厚度，并且可以由例如氧化硅(sio2)制成。
[0098]
半导体层50可以由例如硅(si)制成。半导体层50具有都由n型 (n
+
)硅制成的源极区域50s和漏极区域50d，且栅极电极20介于源极区域50s与漏极区域50d之间。由高浓度n型(n
++
)硅或硅化物制成的低电阻区域51s和51d可以分别被设置于源极区域50s和漏极区域50d 的表面上以用于与接触插塞60s和60d连接。由低浓度n型(n-)硅制成的延伸区域52s和52d可以分别被设置于源极区域50s与栅极电极20 之间和漏极区域50d与栅极电极20之间。
[0099]
半导体层50可以被设置于支撑基板53上，且埋入式氧化物膜54介于半导体层50与支撑基板53之间。换言之，支撑基板53、埋入式氧化物膜54和半导体层50构成soi(绝缘体上硅：silicon on insulator)基板55。支撑基板53可以由例如高电阻硅基板构成。埋入式氧化物膜54 可以由例如sio2制成。
[0100]
接触插塞60s和60d分别被连接至源极区域50s中的低电阻区域51s 和漏极区域50d中的低电阻区域51d。接触插塞60s和60d例如均可以具有包括钛(ti)层、氮化钛(tin)层和钨(w)层的层叠构造(未图示)。所述钛层是被构造成用于减小与位于接触插塞60s和60d下面的一层的接触电阻的膜。所述氮化钛层是被构造成用于阻止被设置在该氮化钛层内侧的所述钨层向硅中的扩散的阻挡金属。
[0101]
第一金属部m1可以各自包括例如被堆叠在接触插塞60s上的源极电极30s和被堆叠在接触插塞60d上的漏极电极30d。第一金属部m1 可以都具有例如500nm以上且1000nm以下的厚度，并且可以由例如铝 (al)制成。
[0102]
低介电常数区域70在半导体层50的xy平面方向上被设置在位于第一金属部m1之间的区域中，即，位于源极电极30s与漏极电极30d 之间的区域(在栅极电极20的指状部21上方)中。低介电常数区域70 也在堆叠方向z上至少被设置在位于第一金属部m1的底面下方的第一区域a1中。这使得能够减小场效应晶体管10中的断开电容的外部分量。
[0103]
换言之，如图8所示，断开电容可能包括：在例如(但不限于)扩散层和基板中生成的分量(内部分量)cin；以及在例如(但不限于)接触插塞60s和60d及被设置于接触插塞60s和60d上面的第一金属部 m1中生成的分量(外部分量)cex。
[0104]
内部分量cin可能包括例如下列电容。这些电容可以包括：在源极区域50s与支撑基板53之间或漏极区域50d与支撑基板53之间生成的电容cssub或cdsub；在源极区域50s与栅极电极20之间或漏极区域50d 与栅极电极20之间生成的电容csg或cdg；在源极区域50s与漏极区域 50d之间生成的电容cds；以及在源极区域50s与半导体层50的底部(主体)之间或漏极区域50d与半导体层50的底部(主体)之间生成的电容 csb或cdb。
[0105]
外部分量cex可能包括例如下列电容。这些电容可以包括：在栅极电极20与接触插塞60s或60d之间的电容或者在栅极电极20与各第一金属部m1之间的电容cgm；以及在第一金属部m1之间生成的电容(布线间电容)cmm1。
[0106]
需要注意的是，图8图示了典型的场效应晶体管的断开电容的各分量。在图8中，与图7中所示的本实施例的场效应晶体管10中的部件相应的部件利用相同的附图标记来表示。
[0107]
为了减小断开电容，减小外部分量cex是特别有效的。在本实施例中，低介电常数区域70在xy平面方向和堆叠方向z上被设置于前述区域中以便减小外部分量cex。这使得能
够减小接通电阻和断开电容的乘积(ron
×
coff)，由此实现射频开关1中的损耗的降低。
[0108]
更具体地，如图7所示，低介电常数区域70可以优选地在堆叠方向 z上被设置在前述的第一区域a1、位于第一金属部m1的底面与顶面之间的第二区域a2、以及位于第一金属部m1的顶面上方的第三区域a3 中。这使得能够减小栅极电极20与接触插塞60s或60d之间的电容或者栅极电极20与各第一金属部m1之间的电容cgm、第一金属部m1之间的电容(布线间电容)cmm1或任何其他电容，由此减小断开电容的外部分量cex。
[0109]
变形例1
[0110]
可供替换地，如图9所示，低介电常数区域70可以在堆叠方向z上被设置于第一区域a1和第二区域a2中。甚至这样的情况也使得能够减小栅极电极20与接触插塞60s或60d之间的电容或栅极电极20与各第一金属部m1之间的电容cgm、第一金属部m1之间的电容(布线间电容)cmm1或任何其他电容，由此减小断开电容的外部分量cex。
[0111]
变形例2
[0112]
此外，如图10所示，低介电常数区域70可以在堆叠方向z上被设置于第一区域a1中。甚至这样的情况也使得能够减小栅极电极20与接触插塞60s或60d之间的电容或栅极电极20与各第一金属部m1之间的电容cgm或任何其他电容，由此减小断开电容的外部分量cex。
[0113]
参照例1
[0114]
图11图示了根据参照例1的场效应晶体管10r的截面构造。除了低介电常数区域70在堆叠方向z上被设置于第二区域a2中以外，参照例 1具有与图7中所示的本实施例的场效应晶体管10的构造相同的构造。
[0115]
模拟结果
[0116]
图12图示了在图7中所示的本实施例、图10中所示的变形例2和图11中所示的参照例1中用于调查电容的外部分量cex对低介电常数区域70的宽度w70的依赖性的模拟结果。
[0117]
从图12中能够看出，电容的外部分量cex趋向于随着低介电常数区域70的宽度w70的增大而减小。此外，在变形例2(其中，低介电常数区域70在堆叠方向z上被设置于第一区域a1中)中，与参照例1(其中，低介电常数区域70在堆叠方向z上只被设置于第二区域a2中)比较而言，电容的外部分量cex减小得更多。而且，该图中表明，在其中低介电常数区域70在堆叠方向z上被设置于第一区域a1、第二区域a2 和第三区域a3中的本实施例中，能够获得的效果是：依赖于低介电常数区域70的在堆叠方向z上的伸展长度，将电容的外部分量cex减小到大致等于或高于变形例2中的外部分量的程度。
[0118]
此外，图10中所示的场效应晶体管10在半导体层50上还包括至少一层绝缘膜80和从所述至少一层绝缘膜80的顶面朝着栅极电极20的顶面而被开口的开口(凹陷部)p。低介电常数区域70可以优选地被设置于开口p内。这使得能够让开口p具有更宽的宽度wp。这解决了当通过湿式蚀刻而在栅极电极20附近设置空气间隙时，难以让蚀刻溶液进入狭窄的空气间隙中的问题。因此，能够提高soi基板55的晶片平面内的蚀刻均一性和场效应晶体管10的特性的均一性。因为开口p被设置于源极电极30s与漏极电极30d之间，所以开口p的宽度wp可以优选地是例如100nm以上且1000nm以下。
[0119]
所述至少一层绝缘膜80可以优选地包括具有不同蚀刻速率的多个绝缘膜。这使得在稍后说明的制造工艺中能够利用所述多个绝缘膜之间的蚀刻速率差别而高精度地控制
对于开口p的蚀刻的停止位置。这样的控制使得能够防止在栅极电极20的表面被切削或栅极电极20的侧面被切削得导致蚀刻到达si表面的情况下所造成的所述si表面的用料损失 (dose loss)、能够防止由于栅极氧化物膜23的侧蚀(side etching)而造成的栅极长度的差异、且能够防止由于栅极长度的差异而引起的阈值电压的差异的增大，由此，能够稳定地制造出场效应晶体管10且能够提高场效应晶体管10的可靠性。
[0120]
更具体地，所述至少一层绝缘膜80可以优选地包括例如第一绝缘膜 81、第二绝缘膜82和第三绝缘膜83。栅极电极20的表面(包括顶面和侧面)及半导体层50的顶面被第一绝缘膜81覆盖着。第一绝缘膜81的表面被第二绝缘膜82覆盖着。第三绝缘膜83被设置于第二绝缘膜82的表面与第一金属部m1的底面之间。第二绝缘膜82可以优选地由具有与第一绝缘膜81的蚀刻速率及第三绝缘膜83的蚀刻速率不同的蚀刻速率的材料制成。例如，第一绝缘膜81和第三绝缘膜83各者可以优选地由例如氧化硅(sio2)膜构成，且第二绝缘膜82可以由例如氮化硅(sin) 膜构成。这使得第二绝缘膜82能够具有作为蚀刻停止层的功能。开口p 可以优选地以贯穿至少第三绝缘膜83的方式而被开口至第二绝缘膜82 的顶面。
[0121]
此外，所述至少一层绝缘膜80还可以包括第四绝缘膜84。第三绝缘膜83的顶面及各第一金属部m1的表面(包括顶面和侧面)被第四绝缘膜84覆盖着。开口p可以优选地从第四绝缘膜84的顶面以贯穿第四绝缘膜84和第三绝缘膜83的方式而被开口至第二绝缘膜82的顶面。第四绝缘膜84可以优选地由例如氧化硅(sio2)膜构成。
[0122]
所述至少一层绝缘膜80还可以包括位于第四绝缘膜84上的第五绝缘膜85。低介电常数区域70可以包括被设置于开口p的至少一部分内的空气间隙ag。低介电常数区域70或空气间隙ag的构造没有特别地限制，只要低介电常数区域70或空气间隙ag具有比用于形成第三绝缘膜83和第四绝缘膜84的氧化硅(介电常数为3.9的sio2)膜的介电常数低的介电常数即可，并且空气间隙ag内可以包含空气(介电常数为 1.0)或可以处于真空。空气间隙ag的顶部可以优选地被第五绝缘膜85 封闭着。因此，空气间隙ag被第五绝缘膜85密封着。开口p的侧面和底面可以被第五绝缘膜85覆盖着。第五绝缘膜85可以由例如氧化硅 (sio2)膜构成。需要注意的是，视需要，在第五绝缘膜85上面可以设置有由例如氧化硅(sio2)制成的第六绝缘膜86。
[0123]
低介电常数区域70可以优选地被设置成例如使它的宽度w70等于或小于其中栅极电极20的表面被第一绝缘膜81和第二绝缘膜82覆盖着的区域的宽度w82。
[0124]
图13图示了图7中所示的场效应晶体管10及低介电常数区域70与多层布线部90之间的在堆叠方向z上的位置关系。场效应晶体管10和低介电常数区域70被设置于有源区域aa中的元件区域aa1内。多层布线部90被设置在有源区域aa中的位于元件区域aa1外侧的布线区域aa2内。元件区域aa1和布线区域aa2被利用sti(浅沟槽隔离： shallow trench isolation)方法的元件隔离层100分隔开。
[0125]
多层布线部90可以包括例如第一布线层91和第二布线层92。第一布线层91可以被设置成例如与源极电极30s和漏极电极30d(即，第一金属部m1)处于同一层中。第二布线层92可以作为例如位于第一金属部m1上方的第二金属部m2。第一布线层91和第二布线层92可以利用例如接触插塞93而被连接至彼此。
[0126]
低介电常数区域70没有被设置于多层布线部90中的第一布线层91 之间或第二布线层92之间。换言之，低介电常数区域70被设置于有源区域aa的元件区域aa1中的场效应晶
体管10内。
[0127]
图14图示了图7中所示的场效应晶体管10及低介电常数区域70与栅极接触部gc之间的在xy平面方向上的位置关系。场效应晶体管10 和低介电常数区域70被设置在有源区域aa中。栅极接触部gc被设置在位于有源区域aa外侧的元件隔离区域ab中。利用sti方法的元件隔离层100可以被设置于整个元件隔离区域ab中而不是半导体层50中。
[0128]
栅极电极20的指状部21、源极电极30s的指状部31s和漏极电极 30d的指状部31d被设置于有源区域aa中。栅极电极20的指状部21 沿着一个方向(例如，y方向)延伸。源极电极30s的指状部31s和漏极电极30d的指状部31d在栅极电极20的指状部21的两侧且平行于栅极电极20的指状部21而延伸。接触插塞60s和60d分别被设置于源极电极30s的指状部31s和漏极电极30d的指状部31d下面，且平行于栅极电极20的指状部21而延伸。低介电常数区域70被设置于栅极电极20 的指状部21上，且平行于栅极电极20的指状部21而延伸。换言之，低介电常数区域70被设置于在xy平面方向上叠加于栅极电极20的各指状部21上的位置处。
[0129]
栅极电极20的连结部22、源极电极30s的连结部32s和漏极电极 30d的连结部32d被设置于元件隔离区域ab中。栅极电极20的连结部 22被连接至栅极接触部gc。源极电极30s的连结部32s被连接至源极接触部(未图示)。漏极电极30d的连结部32d被连接至漏极接触部(未图示)。
[0130]
图15图示了图14中所示的栅极接触部gc的截面构造。栅极接触部gc可以包括按下列列出顺序位于利用sti方法的元件隔离层100上的栅极电极20的连结部22、栅极接触部插塞24和栅极接触部层25。栅极接触部插塞24被设置得与接触插塞60s和60d处于同一层中。栅极接触部层25被设置得与源极电极30s和漏极电极30d(即，第一金属部 m1)处于同一层中。
[0131]
图16图示了沿着图14中的线xvia-xvib所截取的截面构造。图 17图示了沿着图14中的线xviib-xviic所截取的截面构造。图18图示了沿着图14中的线xviiic-xviiid所截取的截面构造。
[0132]
如图14到图18所示，低介电常数区域70可以优选地在避开栅极接触部gc的同时而被设置着。这样做的原因是：在低介电常数区域70被设置于栅极接触部gc的连结部22上的情况下，难以将栅极接触部插塞 24设置于连结部22上。
[0133]
此外，与场效应晶体管10中的栅极电极20一样地，栅极接触部gc 可以优选地被所述至少一层绝缘膜80(即第一绝缘膜81到第六绝缘膜 86)覆盖着。通过用所述至少一层绝缘膜80覆盖栅极接触部gc而维持了栅极接触部gc的可靠性。
[0134]
例如，场效应晶体管10可以按如下过程而被制造出来。
[0135]
图19到图31按照工艺的顺序而图示了场效应晶体管10的制造方法。首先，如图19所示，准备soi基板55，该soi基板55包括位于支撑基板53上的埋入式氧化物膜54和半导体层50，并且在该soi基板55的半导体层50上形成利用例如sti方法的元件隔离层100以便分隔出有源区域aa中的元件区域aa1。
[0136]
随后，通过例如热氧化法来形成作为注入透过用膜(未图示)的氧化硅膜，并且在有源区域aa上执行阱注入和沟道注入，此后，移除所述注入透过用膜。随后，如图20所示，通过该热氧化法形成了由例如氧化硅制成的、厚度为大约5nm以上且大约10nm以下的栅极氧
化物膜 23。此后，通过例如化学气相沉积(cvd：chemical vapor deposition) 方法形成由多晶硅制成的、厚度为例如150nm以上且200nm以下的栅极电极材料膜(未图示)。也如图20所示，通过例如光刻和蚀刻对所述栅极电极材料膜进行处理，从而在半导体层50的顶面上形成栅极电极 20，且栅极氧化物膜23介于半导体层50与栅极电极20之间。
[0137]
在形成栅极电极20之后，如图21所示，使用栅极电极20和偏移间隔层(offset spacer)(未图示)作为掩模、且通过砷(as)或磷(p)的注入impl而在栅极电极20的两侧形成延伸区域52s和52d。此外，在栅极电极20的侧面上形成侧壁(未图示)，且执行砷(as)或磷(p)的注入。因此，在半导体层50上形成了源极区域50s和漏极区域50d，且栅极电极20介于源极区域50s与漏极区域50d之间。随后，移除所述侧壁。
[0138]
在形成了源极区域50s和漏极区域50d之后，如图22所示，通过例如cvd方法在栅极电极20的表面和半导体层50的顶面上形成由例如氧化硅制成的、厚度为几十纳米(例如，10nm以上且30nm以下)的第一绝缘膜81。
[0139]
在形成了第一绝缘膜81之后，如图23所示，通过例如cvd方法在第一绝缘膜81的表面上形成第二绝缘膜82，该第二绝缘膜82由例如氮化硅等具有不同于第一绝缘膜81的蚀刻速率的蚀刻速率的材料制成、且厚度为例如几纳米到几十纳米(例如，5nm以上且30nm以下)。
[0140]
在形成了第二绝缘膜82之后，如图24所示，通过例如cvd方法在第二绝缘膜82上形成由氧化硅制成的、厚度为例如500nm以上且1000 nm以下的第三绝缘膜83。
[0141]
在形成了第三绝缘膜83之后，如图25所示，通过光刻和蚀刻移除第三绝缘膜83、第二绝缘膜82和第一绝缘膜81各者的一部分，从而在源极区域50s和漏极区域50d中形成接触孔h1。如图14中的平面图所示，接触孔h1以平行于栅极电极20的指状部21的方式被设置着。
[0142]
在形成了接触孔h1之后，如图26所示，通过执行高浓度的砷(as) 或磷(p)的注入impl，形成低电阻区域51s和51d。
[0143]
在形成了低电阻区域51s和51d之后，如图27所示，在相应的接触孔h1中分别形成都具有钛层、氮化钛层和钨层的层叠构造的接触插塞 60s和60d。接触插塞60s和60d分别被设置于源极区域50s和漏极区域50d上。此外，如图14中的平面图所示，接触插塞60s和60d以平行于栅极电极20的指状部21的方式被设置着。
[0144]
在形成了接触插塞60s和60d之后，如图28所示，分别在接触插塞60s和60d上形成作为第一金属部m1的、由铝(al)制成的源极电极30s和漏极电极30d。如图14中的平面图所示，源极电极30s的指状部31s和漏极电极30d的指状部31d以平行于栅极电极20的指状部21 的方式被设置着。
[0145]
在形成了源极电极30s和漏极电极30d之后，如图29所示，通过例如cvd方法在第三绝缘膜83的顶面和第一金属部m1的表面上形成由氧化硅制成的第四绝缘膜84。
[0146]
在形成了第四绝缘膜84之后，如图30所示，通过光刻和干式蚀刻而形成开口p。开口p被形成于在半导体层50的xy平面方向上位于第一金属部m1之间的区域中，具体地，位于源极电极30s与漏极电极30d 之间的区域(在栅极电极20的指状部21上方)中。开口p的宽度wp 可以是例如100nm以上且1000nm以下。此时，第二绝缘膜82起到蚀刻停止层的作用，并且开口p的蚀刻被执行得贯穿由氧化硅制成的第四绝缘膜84和第三绝缘膜83、且在第二绝缘膜82的顶面处停止。
[0147]
在形成了开口p之后，如图31所示，通过例如cvd方法在第四绝缘膜84上形成由氧化硅制成的第五绝缘膜85。第五绝缘膜85被沉积得悬于开口p的顶部上。因此，在开口p被第五绝缘膜85填满之前，开口 p的顶部就被第五绝缘膜85封闭，由此形成了被密封于开口p内的空气间隙ag。开口p的侧面和底面可以被第五绝缘膜85覆盖着。空气间隙 ag具有比第三绝缘膜83、第四绝缘膜84和第五绝缘膜85(介电常数为 3.9的氧化硅)的介电常数低的介电常数，从而具有作为低介电常数区域 70的功能。空气间隙ag可以包含(但不特别局限于)空气(介电常数为1.0)，或可以处于(但不特别局限于)真空。空气间隙ag(即低介电常数区域70)被设置成连续地穿过位于第一金属部m1的底面下方的第一区域a1、位于第一金属部m1的底面与第一金属部m1的顶面之间的第二区域a2、以及位于第一金属部的顶面上方的第三区域a3。
[0148]
随后，如图7所示，视需要，在第五绝缘膜85上形成第六绝缘膜86。需要注意的是，虽然没有图示，但是与第一金属部m1时的情况一样地，绝缘膜和金属层可以依次被形成于第五绝缘膜85上以便形成第二金属部 m2、第三金属部m3及任何其他的金属部。这样，就完成了图7中所示的场效应晶体管10。
[0149]
在场效应晶体管10中，在半导体层50的xy平面方向上位于第一金属部m1之间的区域中，低介电常数区域70在堆叠方向z上被设置在位于第一金属部m1的底面下方的第一区域a1、位于第一金属部m1的底面与第一金属部m1的顶面之间的第二区域a2、以及位于第一金属部 m1的顶面上方的第三区域a3中。因此，栅极电极20与接触插塞60s 或60d之间的电容或栅极电极20与各第一金属部m1之间的电容cgm、或者在第一金属部m1之间生成的电容(布线间电容)cmm1、或者任何其他电容被减小了，以便减小断开电容的外部分量cex。
[0150]
在本实施例中，在半导体层50的xy平面方向上位于第一金属部 m1之间的区域中，低介电常数区域70在堆叠方向z上至少被设置在位于第一金属部m1的底面下方的第一区域a1中。这使得能够减小断开电容的外部分量cex且减小接通电阻与断开电容的乘积(ron
×
coff)，由此容易实现作为射频开关1的重要特性的较低损耗。
[0151]
此外，低介电常数区域70在堆叠方向z上被设置成贯穿前述的第一区域a1、前述的第二区域a2和前述的第三区域a3。这使得能够减小栅极电极20与接触插塞60s或60d之间的电容或栅极电极20与各第一金属部m1之间的电容cgm、或者在第一金属部m1之间生成的电容(布线间电容)cmm1、或者任何其他电容，由此减小了断开电容的外部分量cex。
[0152]
而且，包括具有不同蚀刻速率的多个绝缘膜的所述至少一层绝缘膜 80被设置于半导体层50上。这使得能够利用所述多个绝缘膜之间的蚀刻速率差别而高精度地控制开口p的蚀刻的停止位置。这样的控制使得能够防止在栅极电极20的表面被切削或栅极电极20的侧面被切削得导致蚀刻到达si表面的情况下所造成的所述si表面的用料损失、能够防止由于栅极氧化物膜23的侧蚀而造成的栅极长度的差异、且能够防止由于栅极长度的差异而引起的阈值电压的差异的增大，由此，能够稳定地制造出场效应晶体管10且提高场效应晶体管10的可靠性。
[0153]
此外，开口p是从所述至少一层绝缘膜80的顶面朝着栅极电极20 的顶面而被开口的，且低介电常数区域70被设置于开口p内。这使得能够让开口p具有宽的宽度wp。这解决了当通过湿式蚀刻而在栅极电极 20附近设置空气间隙时，难以让蚀刻溶液进入狭窄的空气间隙中的问题。因此，可以提高soi基板55的晶片平面内的蚀刻均一性和场效应晶体管 10
的特性的均一性。
[0154]
第二实施例
[0155]
在前述的第一实施例中，给出了仅第一金属部m1分别被堆叠在接触插塞60s和60d上的情况的说明。然而，本发明也适用于诸如图32 所示的场效应晶体管10a等把第二金属部m2堆叠在第一金属部m1上的情况。此外，在这种情况下，将低介电常数区域70设置成在第二金属部m2之间延伸就使得能够减小第二金属部m2之间的电容(布线间电容) cmm2，由此进一步减小断开电容的外部分量cex。
[0156]
第二金属部m2被设置于第四绝缘膜84与第五绝缘膜85之间。各第一金属部m1与相应的一个第二金属部m2利用接触插塞94而彼此连接。此外，所述至少一层绝缘膜80还可以包括第七绝缘膜87，第七绝缘膜87覆盖第四绝缘膜84的顶面和第二金属部m2的表面。开口p从第七绝缘膜87的顶面以穿过第七绝缘膜87、第四绝缘膜84和第三绝缘膜 83的方式而被开口至第二绝缘膜82的顶面。与第一实施例中的空气间隙类似的空气间隙ag被设置得作为开口p内的低介电常数区域70。
[0157]
该空气间隙ag在堆叠方向z上被设置在位于第一金属部m1的底面下方的第一区域a1、位于第一金属部m1的底面与第一金属部m1的顶面之间的第二区域a2、和位于第一金属部m1的顶面上方的第三区域 a3中。在第二区域a2及第三区域a3中，该空气间隙ag被设置于第一金属部m1之间及第二金属部m2之间。因此，在本实施例中，与前述的第一实施例一样地，除了减小栅极电极20与接触插塞60s或60d之间的电容或栅极电极20与各第一金属部m1之间的电容cgm、或者在第一金属部m1之间生成的电容(布线间电容)cmm1以外，在第二金属部m2之间生成的电容(布线间电容)cmm2也被减小了，以便减小断开电容的外部分量cex。
[0158]
第三实施例
[0159]
此外，在前述的第一实施例中，给出了低介电常数区域70被设置成使它的宽度w70等于或小于其中栅极电极20的表面被第一绝缘膜81和第二绝缘膜82覆盖着的区域的宽度w82的情况的说明。然而，在栅极电极20的指状部21的宽度被减小了的情况下，如同图33中所示的场效应晶体管10b那样，低介电常数区域70可以被设置成使它的宽度w70 大于其中栅极电极20的表面被第一绝缘膜81和第二绝缘膜82覆盖着的区域的宽度w82。
[0160]
第四实施例
[0161]
而且，在前述的第一实施例中，给出了被密封于开口p内的空气间隙ag被设置得作为低介电常数区域70的情况的说明。然而，低介电常数区域70不局限于是空气间隙ag，而也可以由具有比第三绝缘膜83 和第四绝缘膜84(被开口p贯穿的绝缘膜)的介电常数低的介电常数的材料制成。更具体地，例如，在第三绝缘膜83和第四绝缘膜84是氧化硅(介电常数为3.9的sio2)膜的情况下，第五绝缘膜85可以由sioc (介电常数为2.9的掺碳氧化硅)制成，且开口p的至少一部分可以被第五绝缘膜85填充。例如，如同图34中所示的场效应晶体管10c那样，低介电常数区域中的第一区域a1和第二区域a2可以被具有比第三绝缘膜83和第四绝缘膜84的介电常数低的介电常数的第五绝缘膜85填充。此外，空气间隙ag可以被设置于低介电常数区域70的第三区域a3中。
[0162]
第五实施例
[0163]
此外，在前述的第一实施例中，给出了低介电常数区域70平行于栅极电极20的指状部21而延伸的情况的说明。然而，如同图35到图37 中所示的场效应晶体管10d那样，低介
电常数区域70可以沿着与栅极电极20的指状部21交叉的方向而延伸，例如沿着与栅极电极20的指状部 21垂直的方向(x方向)而延伸。这使得能够减小栅极电极20、开口p、及低介电常数区域70之间的未对准的影响。此外，在这种情况下，多个低介电常数区域70可以在栅极电极20的指状部21的延伸方向(y方向) 上并排地被设置着。
[0164]
图38到图42按照工艺的顺序图示了根据本实施例的场效应晶体管 10d的制造方法。需要注意的是，与第一实施例中的工艺重叠的工艺将参照图19到图31来予以说明。
[0165]
首先，如图38和图39所示，与第一实施例一样地，通过图19到图29中所示的工艺在半导体层50的顶面上形成栅极电极20，且在半导体层50中形成源极区域50s和漏极区域50d，此后，形成第一至第三绝缘膜81至83、接触插塞60s和60d、第一金属部m1和第四绝缘膜84。
[0166]
随后，如图40到图42所示，在第四绝缘膜84上形成抗蚀剂膜r1，然后使用抗蚀剂膜r1作为掩模、且通过干式蚀刻来形成开口p。
[0167]
随后，移除抗蚀剂膜r1，并且如图35到图37所示，在第四绝缘膜 84上形成第五绝缘膜85，并且开口p的顶部被第五绝缘膜85封闭从而形成被密封于开口p内的空气间隙ag。因此，完成了图35到图37中所示的场效应晶体管10d。
[0168]
第六实施例
[0169]
此外，在前述的第一实施例中，给出了如图14所示的其中低介电常数区域70(诸如空气间隙ag)被设置于有源区域aa中的栅极电极20 的指状部21上方的情况的说明。然而，如同图43中所示的场效应晶体管10e那样，低介电常数区域70可以被设置于指状部21上方或连结部 22的至少一部分上方。更具体地，低介电常数区域70可以优选地被设置于连结部22中的避开了漏极电极30d的指状部31d及连结部32d的区域上方。需要注意的是，在图43中，省略了在栅极电极20的指状部21 上方的低介电常数区域70。
[0170]
应用例
[0171]
图44图示了无线电通信单元的示例。无线电通信单元3例如可以是具有诸如音频、数据通信和lan(局域网)连接等多重功能的移动电话系统。射频模块3可以包括例如天线ant、射频开关1、高功率放大器 hpa、射频集成电路rf ic、基带(baseband)部bb、音频输出部mic、数据输出部dt和接口部i/f(例如，无线lan(w-lan；wireless localarea network)、蓝牙等)。射频开关1由第一实施例中的参照图1到图5所说明的射频开关1构成。射频集成电路rf ic和基带部bb利用所述接口部i/f而彼此连接。
[0172]
在无线电通信单元3中，当发送时，即，在发送信号从无线电通信单元3的发送系统被输出至天线ant的情况下，从基带部bb输出的发送信号经由射频集成电路rf ic、高功率放大器hpa和射频开关1而被输出至天线ant。
[0173]
当接收时，即，在由天线ant接收到的信号被输入至无线电通信单元3的接收系统的情况下，所接收到的信号经由射频开关1和射频集成电路rf ic而被输入至基带部bb。由基带部bb处理过的该信号从诸如音频输出部mic、数据输出部dt和接口部i/f等输出部被输出。
[0174]
虽然参考前述的各实施例而说明了本发明，但是本发明不限于此，而是可以以各种各样的方式修改。
[0175]
此外，例如，在前述的各实施例中，说明了射频开关1、场效应晶体管10、无线电通
信单元3的具体构造；然而，它们不限于包括附图中所示的所有部件的构造。此外，一些部件可以被其他部件替代。
[0176]
而且，在前述的各实施例中，给出了场效应晶体管10被应用于无线电通信单元3的射频开关1的情况的说明；然而，场效应晶体管10除了适用于射频开关(rf-sw)以外，还适用于诸如功率放大器(pa：poweramplifier)等其他射频器件。
[0177]
此外，各层的形状、材料及厚度、成膜方法或任何其他条件不局限于前述的各实施例中所说明的那些，也可以采用任何其他的形状、任何其他的材料、任何其他的厚度或任何其他的成膜方法。
[0178]
此外，例如，在前述的各实施例中，给出了soi基板55中的支撑基板53是高电阻硅基板的情况的说明。然而，soi基板55可以是包括由蓝宝石制成的支撑基板53的所谓蓝宝石上硅(sos：silicononsapphire)基板。因为由蓝宝石制成的支撑基板53具有绝缘性能，所以被形成于该sos基板上的场效应晶体管10展现出与诸如gaas系fet等化合物系fet的特性类似的特性。需要注意的是，本发明不局限于soi基板或sos基板，且本发明也适用于其中场效应晶体管10被形成于块状基板(bulksubstrate)上的情况。
[0179]
需要注意的是，本说明书中所说明的这些效果是非限制性的示例，且也可以包括任何其他的效果。
[0180]
需要注意的是，本技术可以具有下列构造。
[0181]
(1)一种场效应晶体管，其包括：
[0182]
栅极电极；
[0183]
半导体层，所述半导体层具有把所述栅极电极夹在中间的源极区域和漏极区域；
[0184]
接触插塞，所述接触插塞分别被设置在所述源极区域和所述漏极区域上；
[0185]
第一金属部，所述第一金属部分别被堆叠在所述接触插塞上；以及
[0186]
低介电常数区域，所述低介电常数区域在所述半导体层的面内方向上被设置在位于所述第一金属部之间的区域中、且在堆叠方向上至少被设置在位于所述第一金属部的底面下方的第一区域中。
[0187]
(2)根据(1)所述的场效应晶体管，其中，所述低介电常数区域在所述堆叠方向上被设置在所述第一区域和位于所述第一金属部的底面与所述第一金属部的顶面之间的第二区域中。
[0188]
(3)根据(2)所述的场效应晶体管，其中，所述低介电常数区域在所述堆叠方向上被设置在所述第一区域、所述第二区域和位于所述第一金属部的顶面上方的第三区域中。
[0189]
(4)根据(3)所述的场效应晶体管，其还包括：
[0190]
至少一层绝缘膜，所述至少一层绝缘膜被设置在所述半导体层上；和
[0191]
开口，所述开口是从所述至少一层绝缘膜的顶面朝着所述栅极电极的顶面而被开口的，
[0192]
其中，所述低介电常数区域被设置在所述开口内。
[0193]
(5)根据(4)所述的场效应晶体管，其中，所述至少一层绝缘膜包括具有不同蚀刻速率的多个绝缘膜。
[0194]
(6)根据(4)或(5)所述的场效应晶体管，其中
[0195]
所述至少一层绝缘膜包括：
[0196]
第一绝缘膜，所述第一绝缘膜覆盖所述栅极电极的表面和所述半导体层的顶面；
[0197]
第二绝缘膜，所述第二绝缘膜覆盖所述第一绝缘膜的表面；和
[0198]
第三绝缘膜，所述第三绝缘膜被设置在所述第二绝缘膜的表面与所述第一金属部的底面之间，
[0199]
而且，所述第二绝缘膜由具有与所述第一绝缘膜的蚀刻速率和所述第三绝缘膜的蚀刻速率不同的蚀刻速率的材料制成，并且
[0200]
所述开口以贯穿至少所述第三绝缘膜的方式而被开口至所述第二绝缘膜的顶面。
[0201]
(7)根据(6)所述的场效应晶体管，其中
[0202]
所述至少一层绝缘膜还包括第四绝缘膜，所述第四绝缘膜覆盖所述第三绝缘膜的顶面和所述第一金属部的表面，并且
[0203]
所述开口从所述第四绝缘膜的顶面被开口至所述第二绝缘膜的顶面。
[0204]
(8)根据(7)所述的场效应晶体管，其中
[0205]
所述至少一层绝缘膜还包括第五绝缘膜，所述第五绝缘膜位于所述第四绝缘膜上，
[0206]
所述低介电常数区域包括空气间隙，所述空气间隙被设置于所述开口的至少一部分内，并且
[0207]
所述空气间隙的顶部被所述第五绝缘膜封闭着。
[0208]
(9)根据(8)所述的场效应晶体管，其中，所述开口的侧面和底面被所述第五绝缘膜覆盖着。
[0209]
(10)根据(6)到(9)中任一者所述的场效应晶体管，其中，所述低介电常数区域被设置成使得它的宽度等于或小于所述栅极电极的表面被所述第一绝缘膜和所述第二绝缘膜覆盖着的区域的宽度。
[0210]
(11)根据(1)到(10)中任一者所述的场效应晶体管，其中
[0211]
所述栅极电极沿着一个方向延伸，并且
[0212]
所述接触插塞、所述第一金属部和所述低介电常数区域平行于所述栅极电极而延伸。
[0213]
(12)根据(1)到(11)中任一者所述的场效应晶体管，其还包括：
[0214]
元件区域，所述源极区域和所述漏极区域在所述元件区域中被设置在所述半导体层中；
[0215]
布线区域，所述布线区域包括多层布线部；和
[0216]
元件隔离层，所述元件隔离层将所述元件区域与所述布线区域分隔开，
[0217]
其中，所述低介电常数区域被设置在所述元件区域中。
[0218]
(13)根据(12)所述的场效应晶体管，其还包括：
[0219]
有源区域，所述有源区域包括所述元件区域和所述布线区域；及
[0220]
元件隔离区域，所述元件隔离区域被设置在所述有源区域外侧，且包括所述元件隔离层，
[0221]
其中，所述元件隔离区域包括栅极接触部，所述栅极接触部被连接至所述栅极电极且被设置在所述元件隔离层上，并且
[0222]
所述低介电常数区域以避开所述栅极接触部的方式而被设置着。
[0223]
(14)根据(8)所述的场效应晶体管，其还包括第二金属部，所述第二金属部被设置于所述第四绝缘膜与所述第五绝缘膜之间，
[0224]
其中，所述至少一层绝缘膜还包括第七绝缘膜，所述第七绝缘膜覆盖所述第四绝缘膜的顶面和所述第二金属部的表面，并且
[0225]
所述开口从所述第七绝缘膜的顶面被开口至所述第二绝缘膜的顶面。
[0226]
(15)根据(6)到(9)中任一者所述的场效应晶体管，其中，所述低介电常数区域被设置成使得它的宽度大于所述栅极电极的表面被所述第一绝缘膜和所述第二绝缘膜覆盖着的区域的宽度。
[0227]
(16)根据(7)所述的场效应晶体管，其中，所述低介电常数区域包括第五绝缘膜，所述第五绝缘膜填充所述开口的至少一部分，且所述第五绝缘膜由具有比所述第三绝缘膜的介电常数和所述第四绝缘膜的介电常数低的介电常数的材料制成。
[0228]
(17)根据(1)到(16)中任一者所述的场效应晶体管，其中
[0229]
所述栅极电极沿着一个方向延伸，
[0230]
所述接触插塞和所述第一金属部平行于所述栅极电极而延伸，并且
[0231]
所述低介电常数区域沿着与所述栅极电极交叉的方向延伸。
[0232]
(18)根据(1)到(17)中任一者所述的场效应晶体管，其中
[0233]
所述栅极电极包括沿着同一方向延伸的多个指状部和将所述多个指状部相互连结起来的连结部，并且
[0234]
所述低介电常数区域被设置在所述指状部上方或所述连结部的至少一部分上方。
[0235]
(19)一种射频器件，其设置有场效应晶体管，所述场效应晶体管包括：
[0236]
栅极电极；
[0237]
半导体层，所述半导体层具有把所述栅极电极夹在中间的源极区域和漏极区域；
[0238]
接触插塞，所述接触插塞分别被设置在所述源极区域和所述漏极区域上；
[0239]
第一金属部，所述第一金属部分别被堆叠在所述接触插塞上；以及
[0240]
低介电常数区域，所述低介电常数区域在所述半导体层的面内方向上被设置在位于所述第一金属部之间的区域中、且在堆叠方向上至少被设置在位于所述第一金属部的底面下方的第一区域中。
[0241]
(20)一种场效应晶体管制造方法，所述方法包括：
[0242]
在半导体层的顶面侧上形成栅极电极；
[0243]
在所述半导体层中形成把所述栅极电极夹在中间的源极区域和漏极区域；
[0244]
在所述源极区域和所述漏极区域上设置接触插塞；
[0245]
在所述接触插塞上堆叠第一金属部；以及
[0246]
在所述半导体层的面内方向上位于所述第一金属部之间的区域中、且在堆叠方向上至少在位于所述第一金属部的底面下方的第一区域中设置低介电常数区域。
[0247]
本技术要求2014年4月18日提交的日本优先权专利申请jp 2014-86805的权益，因此将该日本优先权专利申请的全部内容以引用的方式并入本文中。
[0248]
本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明随附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。