半导体器件的制作方法

1.本发明构思的实施方式涉及半导体器件和制造其的方法，更具体地，涉及包括场效应晶体管的半导体器件和制造其的方法。


背景技术：

2.半导体器件可以包括集成电路，该集成电路包括金属氧化物半导体场效应晶体管(mosfet)。随着半导体器件的尺寸和设计规则逐渐减小，mosfet的尺寸也越来越按比例缩小。mosfet的按比例缩小可能使半导体器件的操作特性劣化。


技术实现要素：

3.本发明构思的一些实施方式提供了具有提高的可靠性和改善的电特性的半导体器件。
4.本发明构思的一些实施方式提供了制造具有提高的可靠性和改善的电特性的半导体器件的方法。
5.根据本发明构思的一些实施方式，一种半导体器件包括：设置在衬底上的第一有源图案；填充限定第一有源图案的沟槽的器件隔离层；设置在第一有源图案上的第一沟道图案和第一源极/漏极图案，第一沟道图案包括被堆叠并彼此间隔开的多个半导体图案；延伸并跨越第一沟道图案的栅电极；设置在第一沟道图案和栅电极之间的栅极电介质层；以及设置在器件隔离层和第一有源图案的第一侧壁之间的第一钝化图案。第一钝化图案包括从器件隔离层向上突出的上部和掩埋在器件隔离层中的下部。栅极电介质层覆盖第一钝化图案的上部。
6.根据本发明构思的一些实施方式，一种半导体器件包括：设置在衬底上的第一有源图案；填充限定第一有源图案的沟槽的器件隔离层；设置在第一有源图案上的第一沟道图案和第一源极/漏极图案，第一沟道图案包括被堆叠并彼此间隔开的多个半导体图案；延伸并跨越第一沟道图案的栅电极；设置在第一沟道图案和栅电极之间的栅极电介质层；设置在器件隔离层和第一有源图案的第一侧壁之间的第一钝化图案；以及设置在器件隔离层和第一有源图案的第二侧壁之间的第二钝化图案，第二侧壁与第一侧壁相对。第一钝化图案的尺寸不同于第二钝化图案的尺寸。
7.根据本发明构思的一些实施方式，一种半导体器件包括设置在衬底上的第一有源图案、填充限定第一有源图案的沟槽的器件隔离层、以及设置在器件隔离层和第一有源图案的第一侧壁之间的第一钝化图案。该半导体器件还包括设置在第一有源图案上的第一源极/漏极图案和连接到第一源极/漏极图案的第一沟道图案，第一沟道图案包括被依次堆叠并彼此间隔开的第一半导体图案、第二半导体图案和第三半导体图案。该半导体器件还包括跨越第一沟道图案并在第一方向上延伸的栅电极，栅电极包括设置在第一有源图案和第一半导体图案之间的第一部分、设置在第一半导体图案和第二半导体图案之间的第二部分、设置在第二半导体图案和第三半导体图案之间的第三部分、以及设置在第三半导体图
案上的第四部分。该半导体器件还包括设置在第一沟道图案和栅电极之间的栅极电介质层、设置在栅电极的第四部分的相对的侧壁上的多个栅极间隔物、设置在栅电极的顶表面上的栅极盖图案、设置在栅极盖图案上的第一层间电介质层、穿透第一层间电介质层并电连接到第一源极/漏极图案的有源接触、以及穿透第一层间电介质层并电连接到栅电极的栅极接触。该半导体器件还包括：设置在第一层间电介质层上的第二层间电介质层；设置在第二层间电介质层中的第一金属层，第一金属层包括电连接到有源接触和栅极接触的多条第一线；设置在第二层间电介质层上的第三层间电介质层；以及设置在第三层间电介质层中的第二金属层。第二金属层包括电连接到所述多条第一线当中的对应的第一线的多条第二线。第一钝化图案包括从器件隔离层向上突出的上部和掩埋在器件隔离层中的下部。栅极电介质层覆盖第一钝化图案的上部。
8.根据本发明构思的一些实施方式，一种制造半导体器件的方法包括在衬底上交替地堆叠多个牺牲层和多个有源层、以及通过对衬底执行图案化工艺来形成限定有源图案的沟槽和在有源图案上的堆叠图案。堆叠图案包括牺牲层和有源层。该方法还包括：在堆叠图案上选择性地形成钝化层；形成填充沟槽并覆盖堆叠图案的器件隔离层；通过使器件隔离层凹入并去除钝化层来暴露堆叠图案，其中钝化层的至少一部分保留并形成钝化图案；在有源图案上形成源极/漏极图案；以及用栅电极替换堆叠图案的牺牲层。
附图说明
9.通过参照附图详细描述本发明构思的实施方式，本发明构思的以上和其他特征将变得更加明显，附图中：
10.图1示出了显示根据本发明构思的一些实施方式的半导体器件的平面图。
11.图2a、图2b、图2c和图2d示出了分别沿着图1的线a-a'、b-b'、c-c'和d-d'截取的截面图。
12.图3示出了图2d的部分m的放大截面图。
13.图4a、图5a、图6a、图7a、图8a、图9a和图10a示出了根据本发明构思的一些实施方式的与图1的线a-a'对应的截面图。
14.图7b、图8b、图9b和图10b示出了根据本发明构思的一些实施方式的与图1的线b-b'对应的截面图。
15.图7c、图8c、图9c和图10c示出了根据本发明构思的一些实施方式的与图1的线c-c'对应的截面图。
16.图4b、图5b、图6b、图7d、图8d、图9d和图10d示出了根据本发明构思的一些实施方式的与图1的线d-d'对应的截面图。
17.图11至图13示出了显示根据本发明构思的一些实施方式的形成钝化层和器件隔离层的方法的与图1的线d-d'对应的截面图。
18.图14和图15示出了显示根据一比较例的形成钝化层和器件隔离层的方法的与图1的线d-d'对应的截面图。
19.图16示出了显示根据另一比较例的形成钝化层和器件隔离层的方法的与图1的线d-d'对应的截面图。
20.图17和图18示出了显示根据本发明构思的一些实施方式的形成钝化层的方法的
与图1的线d-d'对应的截面图。
21.图19和图20示出了显示根据本发明构思的一些实施方式的半导体器件的在图2d中绘出的部分m的修改示例的放大截面图。
22.图21和图22示出了显示根据本发明构思的一些实施方式的半导体器件的截面图。
具体实施方式
23.图1示出了显示根据本发明构思的一些实施方式的半导体器件的平面图。图2a、图2b、图2c和图2d示出了分别沿着图1的线a-a'、b-b'、c-c'和d-d'截取的截面图。图3示出了显示图2d的部分m的放大截面图。
24.参照图1和图2a至图2d，逻辑单元lc可以提供在衬底100上。逻辑单元lc可以包括构成逻辑电路的逻辑晶体管。衬底100可以是化合物半导体衬底或包含例如硅、锗或硅锗的半导体衬底。例如，衬底100可以是硅衬底。逻辑单元lc可以包括p型金属氧化物半导体场效应晶体管(pmosfet)区pr和n型金属氧化物半导体场效应晶体管(nmosfet)区nr。pmosfet区pr和nmosfet区nr可以在第一方向d1上彼此间隔开。
25.第一有源图案ap1和第二有源图案ap2可以由形成在衬底100的上部的沟槽tr限定。第一有源图案ap1和第二有源图案ap2可以分别提供在pmosfet区pr和nmosfet区nr上。第一有源图案ap1和第二有源图案ap2可以在第二方向d2上延伸。第一有源图案ap1和第二有源图案ap2可以是衬底100的垂直突出部分。
26.沟槽tr可以填充有器件隔离层st。器件隔离层st可以包括硅氧化物层。器件隔离层st可以不覆盖下面将描述的第一沟道图案ch1和第二沟道图案ch2中的任何一个。
27.衬层oli可以插置在器件隔离层st与第一和第二有源图案ap1和ap2之间。衬层oli可以直接接触并覆盖第一有源图案ap1和第二有源图案ap2中的每个的侧壁。例如，衬层oli可以直接接触并覆盖沟槽tr的侧壁。衬层oli可以直接接触并覆盖沟槽tr的底表面。例如，衬层oli可以包括硅氧化物层。在本发明构思的一实施方式中，衬层oli可以包括与器件隔离层st的材料相同的材料，在这种情况下，衬层oli和器件隔离层st之间可以不出现边界。
28.钝化图案nlp可以插置在器件隔离层st与第一和第二有源图案ap1和ap2中的每个的上侧壁之间。钝化图案nlp可以插置在衬层oli和器件隔离层st之间。钝化图案nlp可以与第一有源图案ap1和第二有源图案ap2中的每个的上侧壁相邻，但不与第一有源图案ap1和第二有源图案ap2中的每个的下侧壁相邻。钝化图案nlp可以包括例如sioc、sin、sic、alo、tio2或其组合。例如，钝化图案nlp可以包括sin。钝化图案nlp的进一步详细描述将在下面参照图3被描述。
29.第一沟道图案ch1可以提供在第一有源图案ap1上。第二沟道图案ch2可以提供在第二有源图案ap2上。第一沟道图案ch1和第二沟道图案ch2中的每个可以包括依次堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可以在垂直方向(例如，第三方向d3)上彼此间隔开。
30.第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每个可以包括例如硅(si)、锗(ge)或硅锗(sige)。例如，第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每个可以包括晶体硅。
31.多个第一源极/漏极图案sd1可以提供在第一有源图案ap1上。多个第一凹陷rs1可
以形成在第一有源图案ap1的上部。多个第一源极/漏极图案sd1可以提供在对应的第一凹陷rs1中。第一源极/漏极图案sd1可以是具有第一导电类型(例如，p型)的杂质区。第一沟道图案ch1可以插置在一对第一源极/漏极图案sd1之间。例如，该对第一源极/漏极图案sd1可以通过被堆叠并彼此间隔开的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3彼此连接。
32.多个第二源极/漏极图案sd2可以提供在第二有源图案ap2上。多个第二凹陷rs2可以形成在第二有源图案ap2的上部。多个第二源极/漏极图案sd2可以提供在对应的第二凹陷rs2中。第二源极/漏极图案sd2可以是具有第二导电类型(例如，n型)的杂质区。第二沟道图案ch2可以插置在一对第二源极/漏极图案sd2之间。例如，该对第二源极/漏极图案sd2可以通过被堆叠的第一、第二和第三半导体图案sp1至sp3彼此连接。
33.第一源极/漏极图案sd1和第二源极/漏极图案sd2可以是通过选择性外延生长工艺形成的外延图案。在一实施方式中，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每个可以具有在与第三半导体图案sp3的顶表面的水平基本相同的水平处的顶表面。在一实施方式中，第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每个可以具有在比第三半导体图案sp3的顶表面的水平高的水平处的顶表面。
34.参照图2c，钝化图案nlp可以提供在第一源极/漏极图案sd1和第二源极/漏极图案sd2中的每个的下侧壁上。例如，钝化图案nlp可以插置在器件隔离层st与第一和第二源极/漏极图案sd1和sd2之间。
35.第一源极/漏极图案sd1可以包括其晶格常数大于衬底100的半导体元素的晶格常数的半导体元素(例如，sige)。因此，一对第一源极/漏极图案sd1可以向第一沟道图案ch1提供压缩应力。第二源极/漏极图案sd2可以包括与衬底100的半导体元素相同的半导体元素(例如，si)。
36.第一源极/漏极图案sd1中的每个可以包括第一半导体层sel1和设置在第一半导体层sel1上的第二半导体层sel2。
37.参照图2a，以下描述将描述第一源极/漏极图案sd1在第二方向d2上的截面形状。
38.第一半导体层sel1可以覆盖第一凹陷rs1的内壁。第一半导体层sel1可以具有在从其下部朝其上部的方向上减小的厚度。例如，在第一凹陷rs1的底部上的第一半导体层sel1在第三方向d3上的厚度可以大于在第一凹陷rs1的上部上的第一半导体层sel1在第二方向d2上的厚度。第一半导体层sel1可以沿着第一凹陷rs1的轮廓成形为u形。
39.第二半导体层sel2可以填充填充有第一半导体层sel1的第一凹陷rs1的剩余部分。第二半导体层sel2可以具有比第一半导体层sel1的体积大的体积。例如，第二半导体层sel2的体积与第一源极/漏极图案sd1的总体积之比可以大于第一半导体层sel1的体积与第一源极/漏极图案sd1的总体积之比。
40.第一半导体层sel1和第二半导体层sel2中的每个可以包括硅锗(sige)。例如，在一实施方式中，第一半导体层sel1可以含有其浓度相对低的锗(ge)。在一实施方式中，第一半导体层sel1可以仅包括硅(si)而不包括锗(ge)。第一半导体层sel1可以具有约0at％至约10at％的锗浓度。
41.第二半导体层sel2可以含有其浓度相对高的锗(ge)。例如，第二半导体层sel2可以具有约30at％至约70at％的锗浓度。第二半导体层sel2的锗浓度可以在第三方向d3上增
大。例如，与第一半导体层sel1相邻的第二半导体层sel2可以具有约40at％的锗浓度，但是第二半导体层sel2的上部可以具有约60at％的锗浓度。
42.第一半导体层sel1和第二半导体层sel2可以包括使第一源极/漏极图案sd1具有p型导电类型的杂质(例如，硼)。第二半导体层sel2的杂质浓度(例如，原子百分比)可以大于第一半导体层sel1的杂质浓度。
43.第一半导体层sel1可以防止衬底100与第二半导体层sel2之间以及第二半导体层sel2与第一、第二和第三半导体图案sp1、sp2和sp3之间的堆垛层错。堆垛层错的发生可能增大沟道电阻。堆垛层错可能发生在第一凹陷rs1的底部。因此，在一实施方式中，与第一凹陷rs1的底部相邻的第一半导体层sel1可以具有相对大的厚度以防止堆垛层错。
44.在下面将描述的用栅电极ge的第一部分po1、第二部分po2和第三部分po3替换牺牲层sal时，第一半导体层sel1可以保护第二半导体层sel2。例如，第一半导体层sel1可以防止第二半导体层sel2被蚀刻牺牲层sal的蚀刻材料蚀刻。
45.栅电极ge可以被提供为在跨越第一沟道图案ch1和第二沟道图案ch2的同时沿第一方向d1延伸。栅电极ge可以在第二方向d2上以第一节距p1排列。栅电极ge中的每个可以与第一沟道图案ch1和第二沟道图案ch2垂直地重叠。
46.栅电极ge可以包括插置在第一半导体图案sp1和有源图案ap1或ap2之间的第一部分po1、插置在第一半导体图案sp1和第二半导体图案sp2之间的第二部分po2、插置在第二半导体图案sp2和第三半导体图案sp3之间的第三部分po3以及在第三半导体图案sp3上的第四部分po4。
47.参照图2a，在pmosfet区pr上，栅电极ge在其第一部分po1、第二部分po2和第三部分po3处可以具有不同的宽度。例如，第三部分po3在第二方向d2上的最大宽度可以大于第二部分po2在第二方向d2上的最大宽度。第一部分po1在第二方向d2上的最大宽度可以大于第三部分po3在第二方向d2上的最大宽度。
48.参照图2d，栅电极ge可以提供在第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3中的每个的顶表面ts、底表面bs和相对的侧壁sw上。因此，根据一实施方式的晶体管可以是其中栅电极ge三维地围绕第一沟道图案ch1和第二沟道图案ch2的三维场效应晶体管(例如，mbcfet或gaafet)。
49.参照图1和图2a至图2d，一对栅极间隔物gs可以设置在栅电极ge的第四部分po4的相对的侧壁上。栅极间隔物gs可以沿着栅电极ge在第一方向d1上延伸。栅极间隔物gs可以具有比栅电极ge的顶表面高的顶表面。栅极间隔物gs的顶表面可以与下面将描述的第一层间电介质层110的顶表面基本上共面。栅极间隔物gs可以包括例如sicn、sicon和sin中的至少一种。或者，栅极间隔物gs可以各自包括由例如sicn、sicon和sin中的至少两种形成的多层。
50.栅极盖图案gp可以提供在栅电极ge上。栅极盖图案gp可以沿着栅电极ge在第一方向d1上延伸。栅极盖图案gp可以包括相对于下面将描述的第一层间电介质层110和第二层间电介质层120具有蚀刻选择性的材料。例如，栅极盖图案gp可以包括sion、sicn、sicon和sin中的至少一种。
51.栅极电介质层gi可以插置在栅电极ge和第一沟道图案ch1之间以及在栅电极ge和第二沟道图案ch2之间。栅极电介质层gi可以覆盖第一半导体图案sp1、第二半导体图案sp2
和第三半导体图案sp3中的每个的顶表面ts、底表面bs和相对的侧壁sw。栅极电介质层gi可以覆盖位于栅电极ge之下的器件隔离层st的顶表面(见图2d)。
52.在本发明构思的一实施方式中，栅极电介质层gi可以包括硅氧化物层、硅氮氧化物层和高k电介质层中的一个或更多个。高k电介质层可以包括其介电常数大于硅氧化物层的介电常数的材料。例如，高k电介质材料可以包括铪氧化物、铪硅氧化物、铪锆氧化物、铪钽氧化物、镧氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、锂氧化物、铝氧化物、铅钪钽氧化物和铅锌铌酸盐中的至少一种。
53.在一实施方式中，半导体器件可以包括使用负电容器的负电容场效应晶体管。例如，栅极电介质层gi可以包括具有铁电性质的铁电材料层和具有顺电性质的顺电材料层。
54.铁电材料层可以具有负电容，顺电材料层可以具有正电容。例如，当两个或更多个电容器串联连接时，并且当每个电容器具有正电容时，总电容可以减小为小于每个电容器的电容。相比之下，当串联连接的两个或更多个电容器中的至少一个具有负电容时，总电容可以具有增大为比每个电容器的电容的绝对值大的正值。
55.当具有负电容的铁电材料层串联连接到具有正电容的顺电材料层时，串联连接的铁电材料层和顺电材料层的总电容可以增大。总电容的增大可以用于允许包括铁电材料层的晶体管在室温下具有小于约60mv/decade的亚阈值摆幅。
56.铁电材料层可以具有铁电性质。铁电材料层可以包括例如铪氧化物、铪锆氧化物、钡锶钛氧化物和铅锆钛氧化物中的至少一种。在一实施方式中，铪锆氧化物可以是其中铪氧化物被掺有锆(zr)的材料。在一实施方式中，铪锆氧化物可以是铪(hf)、锆(zr)和氧(o)的化合物。
57.铁电材料层还可以包括掺入到其中的杂质。例如，杂质可以包括铝(al)、钛(ti)、铌(nb)、镧(la)、钇(y)、镁(mg)、硅(si)、钙(ca)、铈(ce)、镝(dy)、铒(er)、钆(gd)、锗(ge)、钪(sc)、锶(sr)和锡(sn)中的至少一种。铁电材料层中包括的杂质的类型可以取决于铁电材料层中包括什么铁电材料而改变。
58.当铁电材料层包括铪氧化物时，铁电材料层可以包括诸如例如钆(gd)、硅(si)、锆(zr)、铝(al)和钇(y)的杂质中的至少一种。
59.当杂质是铝(al)时，铁电材料层可以包括约3至约8原子百分比的铝。在该描述中，杂质的比率可以是铝与铪和铝的总和的比率。
60.当杂质是硅(si)时，铁电材料层可以包括约2至约10原子百分比的硅。当杂质是钇(y)时，铁电材料层可以包括约2至约10原子百分比的钇。当杂质是钆(gd)时，铁电材料层可以包括约1至约7原子百分比的钆。当杂质是锆(zr)时，铁电材料层可以包括约50至约80原子百分比的锆。
61.顺电材料层可以具有顺电性质。顺电材料层可以包括例如硅氧化物和高k电介质金属氧化物中的至少一种。顺电材料层中包括的金属氧化物可以包括例如铪氧化物、锆氧化物和铝氧化物中的至少一种。然而，本发明构思的实施方式不限于此。
62.铁电材料层和顺电材料层可以包括相同的材料。铁电材料层可以具有铁电性质，但是顺电材料层可以不具有铁电性质。例如，当铁电材料层和顺电材料层包括铪氧化物时，铁电材料层中包括的铪氧化物可以具有与顺电材料层中包括的铪氧化物的晶体结构不同的晶体结构。
63.铁电材料层可以具有拥有铁电性质的厚度。铁电材料层的厚度可以在例如从约0.5nm至约10nm的范围内。因为铁电材料具有其自身的表现出铁电性质的临界厚度，所以铁电材料层的厚度可以取决于铁电材料。
64.在一实施方式中，栅极电介质层gi可以包括单个铁电材料层。在一实施方式中，栅极电介质层gi可以包括彼此间隔开的多个铁电层。栅极电介质层gi可以具有其中多个铁电材料层与多个顺电材料层交替堆叠的堆叠结构。
65.栅电极ge可以包括第一金属图案和设置在第一金属图案上的第二金属图案。第一金属图案可以提供在栅极电介质层gi上，并且可以与第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3相邻。第一金属图案可以包括控制晶体管的阈值电压的功函数金属。可以调节第一金属图案的厚度和成分以实现晶体管的期望的阈值电压。例如，栅电极ge的第一部分po1、第二部分po2和第三部分po3可以由第一金属图案或功函数金属形成。
66.第一金属图案可以包括金属氮化物层。例如，第一金属图案可以包括氮(n)以及选自钛(ti)、钽(ta)、铝(al)、钨(w)和钼(mo)的至少一种金属。此外，第一金属图案还可以包括碳(c)。第一金属图案可以包括多个堆叠的功函数金属层。
67.第二金属图案可以包括其电阻小于第一金属图案的电阻的金属。例如，第二金属图案可以包括选自钨(w)、铝(al)、钛(ti)和钽(ta)的至少一种金属。栅电极ge的第四部分po4可以包括例如第一金属图案和在第一金属图案上的第二金属图案。
68.参照图2b，内部间隔物ip可以提供在nmosfet区nr上。内部间隔物ip可以对应地插置在第二源极/漏极图案sd2与栅电极ge的第一、第二和第三部分po1、po2和po3之间。内部间隔物ip可以与第二源极/漏极图案sd2直接接触。内部间隔物ip可以使栅电极ge的第一部分po1、第二部分po2和第三部分po3中的每个与第二源极/漏极图案sd2分离。
69.第一层间电介质层110可以提供在衬底100上。第一层间电介质层110可以覆盖栅极间隔物gs以及第一源极/漏极图案sd1和第二源极/漏极图案sd2。第一层间电介质层110可以具有与栅极盖图案gp的顶表面和栅极间隔物gs的顶表面基本上共面的顶表面。覆盖栅极盖图案gp的第二层间电介质层120可以设置在第一层间电介质层110上。例如，第一层间电介质层110和第二层间电介质层120可以包括硅氧化物层。
70.在第二方向d2上彼此相对的一对分离结构db可以提供在逻辑单元lc的相对两侧上。分离结构db可以基本上平行于栅电极ge在第一方向d1上延伸。分离结构db和与其相邻的栅电极ge可以以第一节距p1排列。
71.分离结构db可以穿透第一层间电介质层110和第二层间电介质层120，并且可以延伸到第一有源图案ap1和第二有源图案ap2中。分离结构db可以穿透第一沟道图案ch1和第二沟道图案ch2。分离结构db可以使逻辑单元lc的pmosfet区pr和nmosfet区nr与相邻逻辑单元的pmosfet区或nmosfet区分离。
72.有源接触ac可以穿透第一层间电介质层110和第二层间电介质层120并对应地电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。一对有源接触ac可以提供在栅电极ge的相对两侧上。在平面图中，有源接触ac可以具有在第一方向d1上延伸的条形。
73.有源接触ac可以是自对准接触。例如，栅极盖图案gp和栅极间隔物gs可以用于以自对准方式形成有源接触ac。例如，有源接触ac可以覆盖栅极间隔物gs的侧壁的至少一部分。在一实施方式中，有源接触ac可以部分地覆盖栅极盖图案gp的顶表面的一部分。
74.硅化物图案sc可以对应地插置在有源接触ac和第一源极/漏极图案sd1之间以及在有源接触ac和第二源极/漏极图案sd2之间。有源接触ac可以通过硅化物图案sc电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2之一。硅化物图案sc可以包括金属硅化物，诸如例如钛硅化物、钽硅化物、钨硅化物、镍硅化物和钴硅化物中的至少一种。
75.栅极接触gc可以穿透第二层间电介质层120和栅极盖图案gp并电连接到栅电极ge。例如，参照图2b，上电介质图案uip可以填充与栅极接触cg相邻的每个有源接触ac的上部。因此，根据本发明构思的实施方式，可以防止诸如由栅极接触gc和与其相邻的有源接触ac之间的接触引起的电短路的工艺故障。
76.有源接触ac和栅极接触gc中的每个可以包括导电图案fm和围绕导电图案fm的阻挡图案bm。例如，导电图案fm可以包括选自铝、铜、钨、钼和钴的至少一种金属。阻挡图案bm可以覆盖导电图案fm的侧壁和底表面。阻挡图案bm可以包括金属层和金属氮化物层。金属层可以包括例如钛、钽、钨、镍、钴和铂中的至少一种。金属氮化物层可以包括例如钛氮化物(tin)层、钽氮化物(tan)层、钨氮化物(wn)层、镍氮化物(nin)层、钴氮化物(con)层和铂氮化物(ptn)层中的至少一个。
77.第一金属层m1可以提供在第三层间电介质层130中。第一金属层m1可以包括第一下部线m1_r、第二下部线m1_i和下部通路vi1。下部通路vi1可以提供在第一下部线m1_r和第二下部线m1_i之下。
78.第一下部线m1_r中的每个可以在跨越逻辑单元lc的同时沿第二方向d2延伸。第一下部线m1_r中的每个可以是电源线。例如，可以向第一下部线m1_r供应漏极电压vdd或源极电压vss。
79.参照图1，逻辑单元lc可以包括在第二方向d2上延伸的第一单元边界cb1。在逻辑单元lc上，第二单元边界cb2可以限定在与其上限定第一单元边界cb1的位置相对的位置上。漏极电压vdd或电源电压施加到其的第一下部线m1_r可以设置在第一单元边界cb1上。漏极电压vdd施加到其的第一下部线m1_r可以沿着第一单元边界cb1在第二方向d2上延伸。源极电压vss或接地电压施加到其的第一下部线m1_r可以设置在第二单元边界cb2上。源极电压vss施加到其的第一下部线m1_r可以沿着第二单元边界cb2在第二方向d2上延伸。
80.第二下部线m1_i可以在漏极电压vdd施加到其的第一下部线m1_r和源极电压vss施加到其的第一下部线m1_r之间沿第一方向d1排列。每条第二下部线m1_i可以具有在第二方向d2上延伸的线形或条形。第二下部线m1_i可以在第一方向d1上以第二节距p2排列。第二节距p2可以小于第一节距p1。
81.下部通路vi1可以提供在第一金属层m1的第一下部线m1_r和第二下部线m1_i之下。下部通路vi1可以对应地插置在有源接触ac与第一和第二下部线m1_r和m1_i之间。下部通路vi1可以对应地插置在栅极接触gc与第二下部线m1_i之间。
82.第一金属层m1的下部线m1_r或m1_i及其下面的下部通路vi1可以通过彼此分开的工艺形成。例如，下部线m1_r或m1_i和下部通路vi1可以各自通过单镶嵌工艺形成。可以采用亚20nm工艺来制造根据一实施方式的半导体器件。
83.第二金属层m2可以提供在第四层间电介质层140中。第二金属层m2可以包括上部线m2_i。每条上部线m2_i可以具有在第一方向d1上延伸的线形或条形。例如，上部线m2_i可以在第一方向d1上彼此基本上平行地延伸。在平面图中，上部线m2_i可以基本上平行于栅
电极ge。上部线m2_i中的一些可以沿第二方向d2以第三节距p3排列。上部线m2_i中的另一些可以沿第二方向d2以大于第三节距p3的节距排列。第三节距p3可以小于第一节距p1。第三节距p3可以大于第二节距p2。
84.第二金属层m2还可以包括上部通路vi2。上部通路vi2可以提供在上部线m2_i之下。上部通路vi2可以对应地插置在上部线m2_i与下部线m1_r和m1_i之间。
85.第二金属层m2的上部线m2_i及其下面的上部通路vi2可以在同一工艺中形成为单件。例如，可以采用双镶嵌工艺来基本上同时形成第二金属层m2的上部通路vi2和上部线m2_i。
86.第一金属层m1的下部线m1_r和m1_i可以包括与第二金属层m2的上部线m2_i的导电材料相同或不同的导电材料。例如，下部线m1_r和m1_i以及上部线m2_i可以包括选自铝、铜、钨、钼和钴的至少一种金属材料。
87.在本发明构思的一实施方式中，可以在第四层间电介质层140上额外堆叠金属层。被堆叠的金属层中的每个可以包括布设线。
88.参照图3，以下描述将详细描述设置在第一有源图案ap1上的钝化图案nlp。第一有源图案ap1可以具有在第一方向d1上彼此相对的第一侧壁sw1和第二侧壁sw2。钝化图案nlp可以包括设置在第一侧壁sw1上的第一钝化图案nlp1和设置在第二侧壁sw2上的第二钝化图案nlp2。
89.例如，第一钝化图案nlp1可以包括从器件隔离层st向上突出的上部upp和掩埋在器件隔离层st中的下部lwp。上部upp可以具有比第一有源图案ap1的第二顶表面tos2高的第一顶表面tos1。上部upp的第一顶表面tos1可以低于第一半导体图案sp1(例如，半导体图案sp1、sp2和sp3中最下面的一个)的底表面bs。例如，上部upp的第一顶表面tos1可以位于第一有源图案ap1的第二顶表面tos2和第一半导体图案sp1的底表面bs之间的水平处。下部lwp可以隔着衬层oli面对第一有源图案ap1的第一侧壁sw1。
90.栅极电介质层gi可以在跨越第一钝化图案nlp1的上部upp的同时从器件隔离层st的顶表面朝第一有源图案ap1的第二顶表面tos2延伸。栅极电介质层gi可以直接覆盖上部upp的第一顶表面tos1和相对的侧壁。例如，栅极电介质层gi可以直接接触并覆盖上部upp的第一顶表面tos1和相对的侧壁。栅极电介质层gi可以具有沿着上部upp的轮廓突出的结构。
91.第一钝化图案nlp1可以具有第一高度he1，第二钝化图案nlp2可以具有第二高度he2。例如，第一高度he1可以是在第三方向d3上从第一钝化图案nlp1的底表面(或最下部)到第一顶表面tos1(或最上部)的长度。第一高度he1可以用于限定第一钝化图案nlp1的尺寸，第二高度he2可以用于限定第二钝化图案nlp2的尺寸。
92.根据一实施方式，第一钝化图案nlp1和第二钝化图案nlp2可以具有彼此基本相同的尺寸。例如，第一高度he1和第二高度he2可以彼此基本相同。
93.根据本发明构思的一实施方式，第一钝化图案nlp1和第二钝化图案nlp2可以具有彼此不同的尺寸。例如，第一高度he1和第二高度he2可以彼此不同。
94.根据本发明构思的一些实施方式，钝化图案nlp可以防止器件隔离层st的顶表面过度凹入，该过度凹入可能使半导体器件的电特性劣化。钝化图案nlp可以使第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3以及栅电极ge的在有源图案ap1或ap2、第
一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3之间的第一部分po1、第二部分po2和第三部分po3稳定地形成，因此，可靠性和电特性可以提高。
95.图4a至图10d示出了显示根据本发明构思的一些实施方式的制造半导体器件的方法的截面图。详细地，图4a、图5a、图6a、图7a、图8a、图9a和图10a示出了根据本发明构思的一些实施方式的与图1的线a-a'对应的截面图。图7b、图8b、图9b和图10b示出了与图1的线b-b'对应的截面图。图7c、图8c、图9c和图10c示出了与图1的线c-c'对应的截面图。图4b、图5b、图6b、图7d、图8d、图9d和图10d示出了与图1的线d-d'对应的截面图。
96.参照图4a和图4b，衬底100可以包括pmosfet区pr和nmosfet区nr。可以在衬底100上交替地形成并堆叠牺牲层sal和有源层acl。牺牲层sal可以包括例如硅(si)、锗(ge)和硅锗(sige)中的一种，有源层acl可以包括例如硅(si)、锗(ge)和硅锗(sige)中的另一种。
97.例如，牺牲层sal可以包括硅锗(sige)，有源层acl可以包括硅(si)。每个牺牲层sal可以具有约10at％至约30at％的锗浓度。
98.可以在衬底100的pmosfet区pr和nmosfet区nr上对应地形成掩模图案。掩模图案可以具有在第二方向d2上延伸的线形或条形。
99.可以执行图案化工艺，在该图案化工艺中掩模图案用作蚀刻掩模以形成限定第一有源图案ap1和第二有源图案ap2的沟槽tr。可以分别在pmosfet区pr和nmosfet区nr上形成第一有源图案ap1和第二有源图案ap2。可以在第一有源图案ap1和第二有源图案ap2中的每个上形成堆叠图案stp。堆叠图案stp可以包括交替堆叠的牺牲层sal和有源层acl。在图案化工艺期间，堆叠图案stp可以与第一有源图案ap1和第二有源图案ap2一起形成。
100.可以在第一有源图案ap1和第二有源图案ap2上形成衬层oli。可以执行原子层沉积(ald)工艺以共形地形成衬层oli。衬层oli可以覆盖堆叠图案stp以及第一有源图案ap1和第二有源图案ap2。衬层oli可以包括硅氧化物层。
101.可以在衬层oli上形成钝化层nli。钝化层nli可以选择性地形成在堆叠图案stp上。例如，钝化层nli可以不形成在第一有源图案ap1和第二有源图案ap2中的每个的侧壁上，并且可以不形成在沟槽tr中。或者，如图4b所示，钝化层nli可以形成在第一有源图案ap1和第二有源图案ap2中的每个的上侧壁上，但不形成在第一有源图案ap1和第二有源图案ap2中的每个的下侧壁上，并且可以部分地形成在沟槽tr中。钝化层nli可以包括例如sioc、sin、sic、alo、tio2或其组合。例如，钝化层nli可以包括sin。钝化层nli的形成的详细描述将在下面参照图11至图17来描述。
102.参照图5a和图5b，可以形成器件隔离层st以填充沟槽tr。例如，可以在衬底100的整个表面上形成电介质层以覆盖堆叠图案stp以及第一有源图案ap1和第二有源图案ap2。可以使电介质层凹入直到暴露堆叠图案stp，这可以形成器件隔离层st。
103.器件隔离层st可以包括电介质材料，诸如硅氧化物层。堆叠图案stp可以从器件隔离层st向上突出。例如，堆叠图案stp可以从器件隔离层st垂直地向上突出。
104.可以执行蚀刻工艺以蚀刻并去除堆叠图案stp上的衬层oli和钝化层nli。衬层oli和钝化层nli的去除可以暴露堆叠图案stp的有源层acl和牺牲层sal。在蚀刻工艺期间，钝化层nli的至少一部分可以不被去除，而是可以保留以形成钝化图案nlp。
105.钝化图案nlp可以插置在器件隔离层st与第一和第二有源图案ap1和ap2之间。钝化图案nlp的上部可以向上突出(见图3)。
106.参照图6a和图6b，牺牲图案pp可以在衬底100上形成以跨越堆叠图案stp。每个牺牲图案pp可以形成为具有在第一方向d1上延伸的线形或条形。牺牲图案pp可以沿第二方向d2以某一节距排列。
107.例如，牺牲图案pp的形成可以包括在衬底100的整个表面上形成牺牲层、在牺牲层上形成硬掩模图案mp、以及使用硬掩模图案mp作为蚀刻掩模以图案化牺牲层。牺牲层可以包括多晶硅。
108.可以在每个牺牲图案pp的相对的侧壁上形成一对栅极间隔物gs。栅极间隔物gs的形成可以包括在衬底100的整个表面上共形地形成栅极间隔物层以及各向异性地蚀刻栅极间隔物层。栅极间隔物层可以包括例如sicn、sicon和sin中的至少一种。或者，栅极间隔物层可以是包括例如sicn、sicon和sin中的至少两种的多层。
109.参照图7a至图7d，可以在第一有源图案ap1上的堆叠图案stp中形成第一凹陷rs1。可以在第二有源图案ap2上的堆叠图案stp中形成第二凹陷rs2。在第一凹陷rs1和第二凹陷rs2的形成期间，可以在第一有源图案ap1和第二有源图案ap2中的每个的相对两侧上使器件隔离层st进一步凹入(见图7c)。
110.例如，硬掩模图案mp和栅极间隔物gs可以用作蚀刻掩模，使得第一有源图案ap1上的堆叠图案stp可以被蚀刻以形成第一凹陷rs1。第一凹陷rs1可以形成在一对牺牲图案pp之间。第二有源图案ap2上的堆叠图案stp中的第二凹陷rs2可以通过用于形成第一凹陷rs1的相同方法形成。
111.有源层acl可以形成为在第一凹陷rs1之间依次堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。有源层acl可以形成为在第二凹陷rs2之间依次堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。第一沟道图案ch1可以由第一凹陷rs1之间的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3构成，第二沟道图案ch2可以由第二凹陷rs2之间的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3构成。
112.参照图8a至图8d，可以在对应的第一凹陷rs1中形成第一源极/漏极图案sd1。例如，可以执行第一选择性外延生长(seg)工艺，在该工艺中第一凹陷rs1的内壁用作籽晶层以形成第一半导体层sel1。暴露于第一凹陷rs1的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3以及衬底100可以用作从其生长第一半导体层sel1的籽晶。例如，第一seg工艺可以包括化学气相沉积(cvd)或分子束外延(mbe)。
113.第一半导体层sel1可以包括其晶格常数大于衬底100中包括的半导体元素的晶格常数的半导体元素(例如，sige)。第一半导体层sel1可以含有其浓度相对低的锗(ge)。在本发明构思的一实施方式中，第一半导体层sel1可以仅包括硅(si)而不包括锗(ge)。第一半导体层sel1可以具有约0at％至约10at％的锗浓度。
114.可以在第一半导体层sel1上执行第二选择性外延生长(seg)工艺以形成第二半导体层sel2。第二半导体层sel2可以形成为完全填充第一凹陷rs1。第二半导体层sel2可以含有其浓度相对高的锗(ge)。例如，第二半导体层sel2可以具有约30at％至约70at％的锗浓度。
115.第一半导体层sel1和第二半导体层sel2可以构成第一源极/漏极图案sd1。在一实施方式中，可以在第一和第二seg工艺期间原位注入杂质。在一实施方式中，在形成第一源
极/漏极图案sd1之后，可以将杂质注入到第一源极/漏极图案sd1中。第一源极/漏极图案sd1可以被掺杂为具有第一导电类型(例如，p型)。
116.可以在对应的第二凹陷rs2中形成第二源极/漏极图案sd2。例如，可以执行选择性外延生长(seg)工艺，在该工艺中第二凹陷rs2的内壁用作籽晶以形成第二源极/漏极图案sd2。例如，第二源极/漏极图案sd2可以包括与衬底100的半导体元素相同的半导体元素(例如，si)。第二源极/漏极图案sd2可以被掺杂为具有第二导电类型(例如，n型)。可以在第二源极/漏极图案sd2和牺牲层sal之间对应地形成内部间隔物ip。
117.参照图9a至图9d，可以形成第一层间电介质层110以覆盖第一源极/漏极图案sd1和第二源极/漏极图案sd2、硬掩模图案mp以及栅极间隔物gs。例如，第一层间电介质层110可以包括硅氧化物层。
118.可以平坦化第一层间电介质层110直到暴露牺牲图案pp的顶表面。可以采用回蚀刻或化学机械抛光(cmp)工艺来平坦化第一层间电介质层110。在平坦化工艺期间，硬掩模图案mp可以全部被去除。结果，第一层间电介质层110可以具有与牺牲图案pp的顶表面和栅极间隔物gs的顶表面基本上共面的顶表面。
119.可以选择性地去除暴露的牺牲图案pp。牺牲图案pp的去除可以形成暴露第一沟道图案ch1和第二沟道图案ch2的第一空的空间et1(见图9d)。
120.可以选择性地去除暴露于第一空的空间et1的牺牲层sal以形成第二空的空间et2(见图9d)。例如，可以执行选择性地蚀刻牺牲层sal的蚀刻工艺，使得牺牲层sal可以被去除，并且使得第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可以保留。
121.对于其锗浓度相对高的硅锗，蚀刻工艺可以具有高蚀刻速率。例如，对于其锗浓度大于约10at％的硅锗，蚀刻工艺可以具有高蚀刻速率。
122.在蚀刻工艺期间，可以从pmosfet区pr和nmosfet区nr去除牺牲层sal。蚀刻工艺可以包括湿蚀刻工艺。用于蚀刻工艺的蚀刻材料可以快速蚀刻其锗浓度相对高的牺牲层sal。在蚀刻工艺期间，pmosfet区pr上的第一源极/漏极图案sd1可以由其锗浓度相对低的第一半导体层sel1保护。
123.参照图9d，当牺牲层sal被选择性地去除时，被堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3可以保留在第一有源图案ap1和第二有源图案ap2中的每个上。可以在从其去除了牺牲层sal的对应区域中形成第二空的空间et2。第二空的空间et2可以被限定在有源图案ap1或ap2、第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3之间。
124.参照图10a至图10d，可以在第一空的空间et1和第二空的空间et2中共形地形成栅极电介质层gi。可以在栅极电介质层gi上形成栅电极ge。栅电极ge可以形成为填充第一空的空间et1和第二空的空间et2。例如，栅电极ge可以包括填充第二空的空间et2的第一部分po1、第二部分po2和第三部分po3。栅电极ge还可以包括填充第一空的空间et1的第四部分po4。可以在栅电极ge上形成栅极盖图案gp。
125.返回参照图1和图2a至图2d，可以在第一层间电介质层110上形成第二层间电介质层120。第二层间电介质层120可以包括硅氧化物层。有源接触ac可以被形成，以穿透第二层间电介质层120和第一层间电介质层110并电连接到第一源极/漏极图案sd1和第二源极/漏极图案sd2。栅极接触gc可以被形成，以穿透第二层间电介质层120和栅极盖图案gp并电连
接到栅电极ge。
126.可以在逻辑单元lc的相对两侧上形成一对分离结构db。分离结构db可以从第二层间电介质层120穿过栅电极ge延伸到有源图案ap1或ap2中。分离结构db可以包括电介质材料，诸如例如硅氧化物层或硅氮化物层。
127.可以在有源接触ac和栅极接触gc上形成第三层间电介质层130。可以在第三层间电介质层130中形成第一金属层m1。可以在第三层间电介质层130上形成第四层间电介质层140。可以在第四层间电介质层140中形成第二金属层m2。
128.图11至图13示出了显示根据本发明构思的一些实施方式的形成钝化层和器件隔离层的方法的与图1的线d-d'对应的截面图。
129.参照图11，在第一有源图案ap1和第二有源图案ap2上形成衬层oli之后，可以在衬底100的整个表面上共形地形成钝化层nli。钝化层nli可以覆盖第一有源图案ap1和第二有源图案ap2以及堆叠图案stp的全部。
130.可以仅对钝化层nli的上部或对堆叠图案stp上的钝化层nli执行等离子体处理工艺plt。钝化层nli可以在此处执行了等离子体处理工艺plt的其上部处比在此处没有执行等离子体处理工艺plt的其下部处具有更大的耐蚀刻性。例如，等离子体处理工艺plt可以使钝化层nli的上部(例如，在堆叠图案stp上的钝化层nli)相对于钝化层nli的下部(例如，在沟槽tr中的钝化层nli)具有蚀刻选择性。
131.参照图12，由于钝化层nli的上部和钝化层nli的下部之间的蚀刻选择性，可以选择性地蚀刻并去除钝化层nli的下部。因此，钝化层nli可以形成为图4b所示的形状。在一实施方式中，钝化层nli可以选择性地仅保留在堆叠图案stp上。
132.参照图13，可以在衬底100的整个表面上形成电介质层，然后可以平坦化电介质层以形成器件隔离层st。可以对器件隔离层st执行热处理工艺anl。
133.在热处理工艺anl期间，未被钝化层nli覆盖的第一有源图案ap1和第二有源图案ap2可以向沟槽tr中的器件隔离层st施加应力str。因此，沟槽tr中的器件隔离层st可以变得更加致密和坚硬。在热处理工艺anl期间，堆叠图案stp可以由钝化层nli保护，因此可以被防止变形。
134.图14和图15示出了显示根据一比较例的形成钝化层和器件隔离层的方法的与图1的线d-d'对应的截面图。
135.在本发明构思的一些实施方式中，如以上参照图11和图12所述，可以选择性地去除钝化层nli的下部。相比之下，参照图14，在一比较例中，可以不去除钝化层nli，并且可以在钝化层nli上形成器件隔离层st。在这种情况下，在热处理工艺anl期间，钝化层nli无法充分地向沟槽tr中的器件隔离层st施加应力str。结果，沟槽tr中的器件隔离层st可能相对较不致密和坚硬。
136.参照图15，可以使图14的器件隔离层st凹入以暴露堆叠图案stp，并且可以去除钝化层nli的上部。在该比较例中，因为沟槽tr中的器件隔离层st相对较不坚硬，所以器件隔离层st的顶表面可能被过度蚀刻并凹入。这可能增大形成在器件隔离层st上的栅电极ge的体积，结果，电特性可能劣化。
137.图16示出了显示根据另一比较例的形成钝化层和器件隔离层的方法的与图1的线d-d'对应的截面图。
138.参照图16，在该比较例中省略了根据本发明构思的一实施方式的钝化层nli，并且器件隔离层st可以形成在衬层oli上。在这种情况下，在热处理工艺anl期间，可以充分地向沟槽tr中的器件隔离层st施加应力str。然而，不存在可以保护堆叠图案stp的钝化层nli，因此，牺牲层sal和有源层acl可能在热处理工艺anl期间变形。例如，热处理工艺anl可能使牺牲层sal收缩。此外，热处理工艺anl可能改变有源层acl的形状。
139.堆叠图案stp可以在后续工艺中用于形成沟道图案ch1或ch2和栅电极ge，因此，变形可能会发生，这可能对最终半导体器件的电特性和可靠性造成负面影响。
140.返回参照图13，根据本发明构思的一实施方式，钝化层nli可以选择性地形成在堆叠图案stp以及有源图案ap1和ap2的上侧壁上或者仅形成在堆叠图案stp上，因此，可以防止堆叠图案stp在热处理工艺anl期间变形。此外，根据本发明构思的一实施方式，可以在沟槽tr中至少部分地去除钝化层nli，因此，可以向沟槽tr中的器件隔离层st充分地施加应力str。结果，本发明构思的一实施方式可以防止以上参照比较例描述的问题，并且可以提高半导体器件的可靠性和电特性。
141.图17和图18示出了显示根据本发明构思的一些实施方式的形成钝化层的方法的与图1的线d-d'对应的截面图。
142.参照图17，在第一有源图案ap1和第二有源图案ap2上形成衬层oli之后，可以在衬底100的整个表面上共形地形成钝化层nli。钝化层nli可以覆盖第一有源图案ap1和第二有源图案ap2以及堆叠图案stp的全部。可以在根据图17的实施方式中省略以上参照图11描述的等离子体处理工艺plt。
143.参照图18，钝化层nli可以经历各向异性蚀刻工艺aie，在该工艺中钝化层nli被选择性地蚀刻。沟槽tr可以具有比堆叠图案stp的侧壁倾斜更平缓的侧壁倾斜。因此，在各向异性蚀刻工艺期间，可以不蚀刻设置在堆叠图案stp的侧壁上的钝化层nli。可以对堆叠图案stp的顶表面上的钝化层nli和沟槽tr中的钝化层nli执行选择性去除。结果，钝化层nli可以保留在堆叠图案stp的侧壁上，这从而可以在上述热处理工艺anl期间保护堆叠图案stp。
144.图19和图20示出了显示根据本发明构思的一些实施方式的半导体器件的在图2d中绘出的部分m的修改示例的放大截面图。为了便于说明，在以下描述中，先前参照图1、图2a至图2d和图3描述的技术特征和部件的详细描述将被省略，并且描述将集中于其不同之处。
145.参照图19，设置在第一有源图案ap1的第一侧壁sw1上的第一钝化图案nlp1可以具有与设置在第一有源图案ap1的第二侧壁sw2上的第二钝化图案nlp2的尺寸不同的尺寸。例如，可以省略第一钝化图案nlp1的上部。因此，第一钝化图案nlp1的第一高度he1可以小于第二钝化图案nlp2的第二高度he2。
146.参照图20，钝化图案nlp可以选择性地仅提供在第一有源图案ap1的第二侧壁sw2上。例如，钝化图案nlp可以在第一有源图案ap1的第一侧壁sw1上被省略。在一实施方式中，钝化图案nlp可以在第一有源图案ap1的第一侧壁sw1和第二侧壁sw2两者上被省略。
147.图21和图22示出了显示根据本发明构思的一些实施方式的半导体器件的截面图。为了便于说明，在以下描述中，先前参照图1、图2a至图2d和图3描述的技术特征和部件的详细描述将被省略，并且描述将集中于其不同之处。
148.参照图21，sram单元src可以提供在衬底100上。存储晶体管可以提供在sram单元src上。例如，sram单元src可以是6t-sram。sram单元src可以包括pmosfet区pr和nmosfet区nr。
149.一对第一有源图案ap1可以提供在pmosfet区pr上。第二有源图案ap2可以提供在nmosfet区nr中的每个上。第一沟槽tr1可以被限定在第一有源图案ap1之间。第二沟槽tr2可以被限定在第一有源图案ap1和与第一有源图案ap1相邻的第二有源图案ap2之间。第一沟槽tr1可以具有比第二沟槽tr2的宽度小的宽度。
150.一对第一有源图案ap1可以在其间具有第一节距pi1，第一有源图案ap1和与其相邻的第二有源图案ap2可以在它们之间具有第二节距pi2。第一节距pi1和第二节距pi2可以彼此不同。例如，第二节距pi2可以大于第一节距pi1。
151.第一钝化图案nlp1可以提供在第一沟槽tr1的上侧壁上，第二钝化图案nlp2可以提供在第二沟槽tr2的上侧壁上。例如，第一有源图案ap1可以包括彼此相对的第一侧壁sw1和第二侧壁sw2。第一侧壁sw1可以与另一个第一有源图案ap1相邻(面对另一个第一有源图案ap1)，第二侧壁sw2可以与第二有源图案ap2相邻(面对第二有源图案ap2)。第一钝化图案nlp1可以插置在第一侧壁sw1和器件隔离层st之间，第二钝化图案nlp2可以插置在第二侧壁sw2和器件隔离层st之间。
152.第一钝化图案nlp1可以具有与第二钝化图案nlp2的尺寸不同的尺寸。例如，根据本发明构思的一实施方式，第一钝化图案nlp1的尺寸可以大于第二钝化图案nlp2的尺寸。然而，本发明构思的实施方式不限于此。例如，根据本发明构思的一实施方式，第一钝化图案nlp1的尺寸可以小于第二钝化图案nlp2的尺寸。
153.第一钝化图案nlp1和第二钝化图案nlp2的尺寸可以取决于其中设置第一钝化图案nlp1的第一沟槽tr1的宽度以及取决于其中设置第二钝化图案nlp2的第二沟槽tr2的宽度而改变。例如，第一钝化图案nlp1和第二钝化图案nlp2的尺寸可以取决于相邻的有源图案ap1和/或ap2之间的节距。
154.在一实施方式中，如以上参照图20所述，可以省略第一钝化图案nlp1和第二钝化图案nlp2之一或两者。例如，第一钝化图案nlp1和第二钝化图案nlp2的存在可以取决于相邻的有源图案ap1和/或ap2之间的节距。
155.设置在sram单元src上的第一金属层m1可以包括第一位线bl1、第二位线bl2和电源线vdd。设置在sram单元src上的第二金属层m2可以包括接地线vss。
156.参照图22，根据本发明构思的一实施方式的半导体器件可以包括包含外围区per的衬底100。外围区per可以是其中设置构成处理核心的晶体管或输入/输出端子的区域。设置在外围区per中的晶体管可以以比操作上述设置在逻辑单元lc上的晶体管所需的功率高的功率操作。
157.一对外围有源图案pap(图22仅示出其中的一个)可以提供在外围区per中。外围沟道图案pch可以提供在外围有源图案pap上。外围沟道图案pch可以包括堆叠的第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3。外围沟道图案pch还可以包括插置在外围有源图案pap、第一半导体图案sp1、第二半导体图案sp2和第三半导体图案sp3之间的牺牲层sal。例如，与设置在逻辑单元lc上的晶体管不同，设置在外围区per中的晶体管可以被配置为使得牺牲层sal不被去除而是保留。
158.钝化图案nlp可以插置在器件隔离层st和外围有源图案pap的上侧壁之间。设置在外围区per中的钝化图案nlp可以具有与上述设置在逻辑单元lc上的钝化图案nlp的尺寸相同或不同的尺寸。设置在外围区per中的钝化图案nlp的描述可以与上述设置在逻辑单元lc上的钝化图案nlp的描述相同。
159.外围栅电极pge可以提供在外围沟道图案pch上。外围栅极电介质层pgi可以插置在外围沟道图案pch和外围栅电极pge之间。外围栅极电介质层pgi可以包括电介质层eg，该电介质层eg直接接触并覆盖外围沟道图案pch的顶表面和相对的侧壁。外围栅极电介质层pgi还可以包括设置在电介质层eg上的高k电介质层hk。电介质层eg可以比高k电介质层hk厚。电介质层eg可以包括硅氧化物层或硅氮氧化物层。高k电介质层hk可以包括高k电介质材料。
160.电介质层eg可以覆盖钝化图案nlp的上部，其中该上部从器件隔离层st向上突出。例如，电介质层eg可以直接接触并覆盖钝化图案nlp的上部的顶表面和相对的侧壁。
161.根据本发明构思的实施方式的半导体器件可以防止器件隔离层的顶表面过度凹入，该过度凹入会使半导体器件的电特性劣化。此外，根据本发明构思的实施方式，可以稳定地形成沟道和栅电极，结果，可以提高半导体器件的可靠性和电特性。
162.虽然已经参照本发明构思的实施方式具体显示和描述了本发明构思，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。
163.本技术要求2020年12月23日在韩国知识产权局提交的第10-2020-0182042号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全文合并于此。