垂直鳍式场效应晶体管、垂直鳍式场效应晶体管布置和用于形成垂直鳍式场效应晶体管的方法与流程

1.本发明涉及一种垂直鳍式场效应晶体管(finfet)、一种垂直鳍式场效应晶体管布置(anordnung)以及一种用于形成垂直鳍式场效应晶体管的方法。


背景技术：

2.对于具有宽带隙的半导体(例如sic或gan)在电力电子中的应用，通常使用具有垂直沟道区的功率mosfet。在此，沟道区与沟槽(英：trench)相邻地形成，使得这种mosfet也被称为沟槽mosfet(tmosfet)。通过合适地选择外延区、沟道区和屏蔽区的几何形状和掺杂浓度，能够实现相对低的导通电阻和相对高的击穿电压。
3.根据现有技术，功率沟槽mosfet具有深p+注入作为屏蔽区和具有沟槽，它们周期性地交替组合以形成由多个单个的mosfet组成的单元场(zellenfeld)，所述mosfet也称为单元。沟槽、p+屏蔽区和在其间形成的、借助绝缘栅极可切换的沟道区的比例由以下需求得出：实现尽可能低的导通电阻、栅极电介质上的尽可能低的最大场负载(maximale feldbelastung)、在短路情况下尽可能低的饱和电流和尽可能高的击穿电压。相邻mosfet的同类结构之间的间距(pitch，节距)在此受到形成沟槽、接触不同区域和实现p+注入的技术可能性的限制。
4.tmosfet的沟道电阻由沟道中的电荷载流子分布及其迁移率确定。这两个参量决定性地由沟道区中的半导体材料与栅极电介质之间的界面处的界面电荷或者由栅极电介质中的电荷并且由沟道掺杂确定。单元节距决定性地由p+屏蔽区确定，因为为了p+屏蔽区的制造需要高能注入，而这又要求足够厚的掩模。该掩膜的厚度限制了能够打开的最小尺寸，并且通过它限制了单元节距。


技术实现要素：

5.在不同的实施例中，提供一种具有用于屏蔽结构的沟槽接触部(trench-kontakt)的垂直鳍式场效应晶体管(垂直finfet，简称：finfet；在finfet的情况下，可切换部件由窄的半导体鳍(finne)组成)。直观地描述，在垂直鳍式场效应晶体管的情况下，屏蔽结构直接布置在沟槽下方并且与形成在沟槽中的导电接触部导电连接。
6.通过其几何形状并且通过合适地选择栅极电介质的材料和制造工艺，能够实现特别低的沟道电阻。
7.通过沟槽接触屏蔽结构能够实现特别小的单元节距。
8.finfet例如可以用作功率finfet(英：power-finfet)。因此，在不同的实施例中，具有沟槽接触部的功率finfet的导通电阻可以显著低于根据现有技术的基于碳化硅(sic)或氮化镓(gan)的mosfet或misfet的情况下的导通电阻。由此导致整个构件运行中更低的损耗。
9.在不同的实施例中，提供一种具有至屏蔽结构的沟槽接触部的功率finfet。栅极
电介质(例如栅极氧化物)上的尺寸、掺杂和界面电荷可以(如下文更详细地说明地)如此设置，使得实现低导通电阻、高击穿电压、低短路电流和栅极电介质上的低的最大场负载。
10.此外，提供一种用于形成这种finfet的方法，其中，沟槽和屏蔽结构的相对定位自调准式地进行。这意味着，能够在简单的制造情况下实现高的相对定位精度。
附图说明
11.在从属权利要求和说明书中阐述这些方面的扩展方案。在附图中示出并且在以下描述中更详细地解释本发明的实施方式。附图示出：
12.图1示出根据不同的实施例的垂直finfet的示意性横截面视图；
13.图2a示出finfet中的阈值电压与沟道掺杂浓度和界面电荷的关系的图示；
14.图2b示出finfet中的导通电阻与沟道掺杂浓度和界面电荷的关系的图示；
15.图3a示出finfet中的电流密度和累积电流密度与至sic/氧化物界面的间距的关系；
16.图3b示出根据不同的实施例的finfet中的电流密度和累积电流密度与至sic/氧化物界面的间距的关系；
17.图3c示出finfet中的电子迁移率、电子密度和电导率与至sic/氧化物界面的间距的关系；
18.图3d示出根据不同的实施例的finfet中的电子迁移率、电子密度和电导率与至sic/氧化物界面的间距的关系；
19.图4a至4s示出根据不同的实施例的用于形成垂直finfet的方法的示意性图示；
20.图5示出根据不同的实施例的finfet的示意性透视前视图和后视图；
21.图6示出根据不同的实施例的用于形成垂直finfet的方法的流程图。
具体实施方式
22.图1中示出根据不同的实施例的垂直finfet 100的示意性横截面视图。
23.垂直鳍式场效应晶体管100可以具有n掺杂半导体鳍14(简称：鳍)，其可以垂直地在finfet的n掺杂源极区30(在鳍14的上端上方或上端中)与n掺杂漂移区10、12(在鳍14下方)之间延伸。漂移区10、12可以具有n掺杂漂移区10和n掺杂扩散区(传播区)12。在不同的实施例中，传播区12中的掺杂浓度可以高于布置在其下方的漂移区10中的掺杂浓度，并且高于布置在其上方的、在半导体鳍14中的n沟道区中的掺杂浓度。在一个实施例中，例如，掺杂可以是在漂移区10中为10
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、在传播区12中为10
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并且在鳍14中的沟道区中为4
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10
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。漂移区10、12和鳍14的n掺杂半导体材料可以提供/被提供为外延生长材料，例如生长在衬底上，可能具有布置在漂移区10、12与衬底之间的缓冲层。在衬底的背面上可以布置漏极接触部。衬底、漏极接触部和可能的缓冲层可以以已知或基本上已知的方式制造。
24.垂直鳍式场效应晶体管100还可以具有至少一个与沟道区水平相邻的栅极区24。在来自图1的实施例中，与鳍14水平相邻地形成两个栅极区24，该两个栅极区可以通过栅极电介质32与鳍14电绝缘并且借助另外的电介质26与布置在其上方的源极接触部28电绝缘。栅极区24可以具有导电材料，例如多晶硅。在不同的实施例中，可以借助再氧化在栅极区的表面上形成另外的电介质26作为与源极接触部28的绝缘部。
25.在栅极电介质32与沟道区14之间的界面处或栅极电介质32本身中可以存在负界面电荷。
26.图2a和2b以及图3a至3d中示出了具有这种构型100的finfet的特性。
27.在图2a中，在曲线图200中示出finfet中的阈值电压vt与沟道掺杂浓度和界面电荷的关系；图2b在曲线图202中示出finfet中的导通电阻与沟道掺杂浓度和界面电荷的关系的图示；图3a示出：对于p沟道掺杂和正界面电荷(图2中的象限i)的情况(如该沟道根据现有技术用于tmosfet那样)，finfet中的电流密度(上)和累积电流密度(下)与至sic/氧化物界面的间距的关系；图3b示出：根据不同的实施例，对于n沟道掺杂和负界面电荷(图2中的象限iii)的情况，finfet中的电流密度和累积电流密度与至sic/氧化物界面的间距的关系；图3c示出与图3a相应的电子迁移率、电子密度和电导率与至sic/氧化物界面的间距的关系；以及图3d示出与图3b相应的电子迁移率、电子密度和电导率与至sic/氧化物界面的间距的关系。
28.当从p掺杂的反型沟道(inversionskanal)(如所述p掺杂的反型沟道根据现有技术使用并且在图2a和图2b中分别在右侧示出并且在图3a和图3c中示出的那样)转变为n掺杂的累积沟道(akkumulationskanal)(所述n掺杂的累积沟道在图2a和图2b中分别在左侧示出并且在图3b和图3d中示出)时，沟道电阻可以显著降低。
29.在图2b中，针对具有300nm宽的鳍和800nm单元节距的finfet的沟道掺杂和界面电荷的参数场(parameterfeld)，象征性示出接通电阻的大小，即用于导通状态下的finfet。如果使用在氮氧化物气氛中回火的二氧化硅作为栅极氧化物(如在现有技术中那样)，则形成具有正界面电荷的反型沟道。这对应于图2a和图2b中第一象限(右上)的圆圈36。如果代替于此地形成具有正界面电荷的累积沟道(左上第四象限中的圆圈34)，则接通电阻降低了大约二分之一。然而，具有n沟道掺杂和正界面电荷的finfet具有《0v的阈值电压，如图2a中左上在第四象限中可以看到的那样。这与以下有关：正界面电荷将阈值电压移向更小的值。通过选择栅极电介质或栅极电介质堆叠或合适的预处理方法或后处理方法，可以产生具有负界面电荷的沟道半导体材料/栅极电介质界面，或者可以将负电荷构建到栅极电介质中。
30.这可以导致可求取界面电荷和沟道掺杂的以下组合：所述组合不仅提供合适的正阈值电压(例如3v，图2b中的黑线)而且提供比根据现有技术的具有sic/栅极电介质界面的finfet更低的接通电阻。例如，在第二和第三象限中不仅对于反型(第二象限)而且对于累积(第三象限)可找到这些组合，例如沿着第二或第三象限中的黑线。
31.尤其是应分配给第三象限的finfet(例如具有在那里由两个星号38标记的参数)具有上述优点。在根据不同的实施例的finfet 100中，界面电荷和沟道掺杂浓度可以根据在第三象限中示出的模拟结果、在考虑期望的阈值电压的情况下来选择，例如沿黑线的3v。
32.在不同的实施例中，在1150℃下湿法氧化的热氧化物(其可能借助在1150℃下的no回火进行后处理)或由sio2和si3n4或sio2和al2o3组成的栅极电介质堆叠可以用作栅极电介质32。
33.如上所述，接通电阻降低的一个原因是沟道中的电荷载流子分布及其迁移率。这基于比较在鳍14的横截面中分别具有3v阈值电压的反型沟道(图3a，图3c)和累积沟道(图3b，图3d)的电流密度而变得直观。
34.在反型沟道(图3a，图3c)中的电流密度仅在至sic/栅极氧化物界面的前5-10nm内
被携带、即仅在那里呈现显著的值，而在累积沟道(图3b，图3d)中的电流分布更深地进入鳍14中。在那里，如在图3c和3d中下方可以看到的那样，电导率明显更高。因此导致沟道中的更高的电导率，该沟道几乎在整个鳍宽度wc上延伸(见图1)。
35.垂直鳍式场效应晶体管100还可以具有p掺杂的栅极屏蔽区16，该屏蔽区如此地布置在栅极区24下方，使得在垂直投影的情况下栅极屏蔽区16至少部分地、例如大部分地、几乎完全地或完全地(例如以其投影面积的至少50％、至少60％、至少70％、至少80％、至少90％或至少95％)位于由栅极电介质32限界的面积内。栅极屏蔽区16可用于屏蔽沟槽底部上的栅极电介质32免于过大的电场的影响。
36.源极接触部28可以与源极区30导电连接，并且可以在栅极区24与p掺杂栅极屏蔽区16之间布置导电区18、20，其中，p掺杂栅极屏蔽区16可以借助导电区18、20与源极接触部28导电连接。
37.可以影响沟道电阻的第二参数是单元间距(节距)p，其中，较小的节距p减小了沟道电阻。
38.根据现有技术，通常借助深p注入来实现屏蔽区。对于这种注入，需要相对(例如大约1.5μm)厚的氧化物掩模，这限制了可以实现的最小开口，从而限制了节距p。
39.在不同的实施例中，提供一种用于具有减小的单元节距p的finfet 100的制造方法。在该方法中提供一种屏蔽结构，其方式是，不是在两个沟槽之间实施限制单元节距的光刻工艺，而是在沟槽下方构造栅极屏蔽区16。
40.在不同的实施例中，对于沟槽形成和对于屏蔽注入可以使用相同的掩模。这意味着，首先形成沟槽，并且然后注入到沟槽中(p掺杂)。因此，可以在沟槽下方形成栅极屏蔽区16。
41.这意味着，根据不同的实施例，借助简单的方法，栅极屏蔽区16能够自调准式地如此形成，使得鳍14的底部和沟槽的角部得到保护。
42.在用于形成栅极屏蔽区16的掺杂工艺中，可能发生，还在沟槽侧壁中形成p掺杂层。在不同的实施例中，该p掺杂层可以在随后的鳍形成工艺中被氧化掉，使得在实际的鳍14中没有保留p掺杂。替代地，可以在鳍14的边缘上保留窄的(例如几十nm厚的)p掺杂区。
43.p掺杂栅极屏蔽区16与n掺杂传播区12的面积比、它们的掺杂浓度和几何布置以及栅极屏蔽区16的厚度(深度)可以通过屏蔽(栅极电介质32中的最大场，足够小的短路电流和足够高的击穿电压)与电导率(在低的接通电阻下)的折衷来确定。尤其是，在一种实施方式中，传播区12可以具有多个不同的掺杂浓度，例如在屏蔽区16的下部区域的下方和周围为2
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，以及在鳍14下方的屏蔽区之间为5
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，这在图1中作为可选的第二传播区12a标记，所述可选的第二传播区例如延伸直至点划线。这可以有助于在低导通电阻(屏蔽区之间的高掺杂)和高击穿电压(屏蔽区下方的低掺杂)之间找到合适的折衷。
44.此外，在一种实施方式中，传播区12可伸入鳍14的下部区域中。尤其是到接触栅极屏蔽区16的导电区18、20旁边的区域中。通过该区域中的较高的掺杂，在栅极关断时该区域也是导电的，并且因此不是必须由栅极24的电场来接入(aufgeschaltet)。
45.在不同的实施例中，p掺杂栅极屏蔽区16可以通过沟槽底部中的接触部——导电区18、20——直接连接到源极电位(源极接触部28)。在不同的实施例中，导电区18、20可以具有接触层18(例如硅化镍)。接触层18，或更一般地导电区18、20，可以通过导电材料(例如
掺杂的多晶硅或原位掺杂的多晶硅)连接到源极金属。在不同的实施例中，导电区18、20可以通过电介质层22与栅极区24电绝缘。在不同的实施例中，电介质层22可以是氧化物层，其可以例如借助导电区20的热氧化来形成或被形成，例如在导电区20具有多晶硅的情况下。在不同的实施例中，到源极金属的(没有示出的)连接可以类似于栅极连接中的已知方法地通过所谓的超级单元引出部在单元场的末端上实现。
46.在不同的实施例中，可能有利的是，使栅极屏蔽区16到源极接触部28的连接的引出部保持尽可能地短，以便减小电阻。这具有以下优点：减少焦耳热的产生并且保持屏蔽区的充电和放电的时间常数小。两者提高了构件的性能效率。后者尤其对于构件的快速切换是有利的。
47.此外，从源极接触部28通过导电区20、屏蔽区16到漂移区10中的电流路径表示一个二极管，该二极管在二极管运行中必须承载电流。因此，对于这种所谓的体二极管的正常运转，通过屏蔽区的连接的短的引出部而引起的低电阻也可以是有帮助的。
48.在不同的实施例中，导电区18、20可以是或被完全由金属(例如由铜或铜合金)形成。在这种情况下，金属层18、20和栅极区24可以通过(例如在低温下)沉淀的电介质22彼此分开。金属层18、20例如可以被或是根据或借鉴已知的镶嵌工艺来沉积。具有导电区18、20的finfet 100对高电流密度可以具有提高的稳健性。
49.为了在高漏极电压下实现更好的屏蔽并且尤其是更高的电阻并且因此实现更低的短路电流，图5中示出的垂直fin-fet 100在不同的实施例中也可以具有掩埋p掺杂层56。掩埋p掺杂层56可以与栅极屏蔽区16接触。沟槽下方的屏蔽因此由栅极屏蔽区16以及掩埋层56组成。因此，例如可以实现屏蔽结构16、56在垂直方向上的大约1μm的总深度而不必增加单元节距p，其方式是，将栅极屏蔽区16的大约500nm厚度与掩埋层56的大约500nm厚度合并。
50.此外，在不同的实施例中，可以提供具有多个如上针对不同实施例所述的垂直finfet 100的垂直finfet布置。这已经在图1、图4a至4s和图5中通过多个鳍14、沟槽等示出。
51.鳍14(以及相应地还有沟槽和形成在其下方的栅极屏蔽区16)可以彼此平行布置。它们可以具有细长的(langgestreckte)几何形状并且沿着它们的纵轴彼此平行地布置。鳍14、沟槽和栅极屏蔽区16可以在第一方向上延伸。
52.为了避免掩埋层56与finfet 100的结构之间的调准(对准)(英：alignment)问题，掩埋p掺杂区56可以具有至少一个细长区、例如多个相互平行的细长区56，该至少一个/多个细长区在不同于第一方向的第二方向上延伸。换句话说，掩埋区56可以在与沟槽周期性地延续(fortgesetzt)的方向不同的方向上周期性地延续(参见例如图5；这里，第一方向和第二方向之间的角度是90
°
)。
53.图4a至4s示出根据一种实施例的用于形成垂直finfet 100的方法的示意性图示。在此，元素的特性和其他特征可以对应于上面参考垂直finfet 100所描述的。
54.图4a：首先，例如借助外延来提供n掺杂漂移区10、n掺杂传播区12和n掺杂区(由该n掺杂区稍后形成鳍14)。在不同的实施例中，鳍14可以伸入传播区12中。有意义的掺杂浓度例如可以是漂移区10中10
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、传播区12中10
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以及鳍14中的沟道区中4
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。随后是平坦的n接触部(源极区30)，例如具有例如10
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的掺杂浓度，其要么被注入到沟道
区中、要么被提供作为外延层。图4b：然后，借助蚀刻工艺，在使用结构化掩模40(例如氧化物硬掩模)的情况下来制造具有约800nm宽度和约1.4μm深度的沟槽42，该沟槽要么延伸到传播区12中、要么在传播区前停止。在该工艺期间可以去除掩模40的一部分。图4c：大约800nm的残留的剩余厚度可以用作注入掩模，如此，通过沟槽42实现栅极屏蔽区16的自调准式的注入。可以借助0
°
注入实现沟槽42中大约500nm的注入深度和5
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的掺杂。随后，可以去除掩模40并且可以面式地沉淀和合金化接触金属18(例如镍)(例如借助已设立的rta工艺的nisi接触部形成)。
55.图4d：为了形成鳍14，可以首先提供对于底部的保护，其方式是：通过si3n4(附图标记44)、多晶硅(附图标记46)沉积和多晶硅46回蚀制造一个结构(图4e)，该结构随后允许si3n
4 44的湿法蚀刻，使得仅在沟槽底部剩余si3n4(图4e)。然后同样去除多晶硅46(图4f)。现在，如果合金化的接触金属能够氧化(例如nisi)，则可以通过交替的氧化和氧化物蚀刻横向扩大沟槽42，使得最终仅还保留沟槽42之间的鳍14。在不可氧化的接触金属的情况下，可以在该步骤之前(图4g)相对于si3n4和晶片材料(例如sic)选择性地(例如通过湿法蚀刻)去除合金化的接触金属。由于si3n
4 44在沟槽底部充当氧化屏障，因为其比sic氧化得明显更慢，因此底部上的接触部18仍然受到保护。氧化区域的蚀刻还同时去除了晶片表面上和沟槽侧壁处的氧化p注入区，这是不期望的(图4g、图4h)。随后，选择性地去除沟槽底部上的si3n4保护44并制造栅极电介质32(图4i)。
56.用于连接p屏蔽16的开口又需要一些工艺步骤。图4j、图4k：si3n4可以如此沉积(优选地借助pecvd或溅射沉积)，使得在鳍14上产生突出部54。这是具有众所周知的工艺窗口(工艺气体、工艺气体引导、工艺压力、发生器频率和功率)的已知方法，以便在具有确定纵横比的独立式结构上构造近表面的突出部54。然后可以借助定向蚀刻(在充分利用准直器效应的情况下，例如反应离子蚀刻rie或离子束蚀刻ibe)来打开沟槽42底部中的栅极氧化物32(图4l)。替代地，可以借助沟槽42中的多晶硅掩模52进行操作，以便改变沟槽42的纵横比。因此，可以匹配突出部54的构造并且能够更好地保护沟槽侧壁。为了扩展沟槽底部上的接触面积，可以在可选的工艺中(因此图4m是以变灰的方式示出的)在一段时间上湿法蚀刻仅通过沟槽42底部上的通道区域打开的栅极氧化物32，直到底部的大部分(但还没有侧壁)是裸露的。
57.在去除si3n
4 54和可能的多晶硅掩模52后，可以将到栅极屏蔽区16的接触部和栅极24连同绝缘层22、26引入到沟槽42中(图4o至4s)。这可以例如借助双多晶硅沉积、多晶硅回蚀、多晶硅再氧化或例如借助镶嵌工艺来执行。最后(图4s)，形成前侧接触部28和后侧接触部。为此，预先(图4r)去除源极区30上方的氧化物。
58.图6是根据不同的实施例的用于形成垂直finfet的方法的流程图600。
59.该方法可以具有：在n掺杂半导体区中形成多个沟槽，如此，使得在所述沟槽中的两个沟槽之间分别形成具有n掺杂沟道区的半导体鳍，该半导体鳍在n掺杂漂移区和n掺杂源极区之间延伸(610)；对在沟槽的相应底部上的半导体区进行p掺杂以用于形成p掺杂屏蔽区(620)；在沟槽的侧壁上形成电介质层(630)；将导电材料布置在沟槽中，该导电材料与相应的布置在其下方的屏蔽区导电接触(640)；在沟槽中在导电材料上方并与该导电材料电绝缘地分别形成栅极区(650)。